我是用PROTEL99SE的現(xiàn)在想學(xué)一下POWERPCB,聽說很難學(xué),有這方面的學(xué)習資料嗎最好是中文的謝謝!!!

暈!怎麼沒人來頂一下啊!!!

還是根據(jù)實際情況好一點

多謝指點..學(xué)到了不少東西啦..

看你的板子的空間大小嘍,如果空間大的話就寬點好,象上面這兄臺說一樣根據(jù)實際情況嘍!!

注:以上內(nèi)容均來自網(wǎng)上資料,不是很系統(tǒng),但是對有些問題的分析還比較具體.
由于是文檔格式,所以缺圖和表格.另外,可能有小部分內(nèi)容重復(fù).
高速PCB設(shè)計指南之一
第一篇  PCB布線
在PCB設(shè)計中,布線是完成產(chǎn)品設(shè)計的重要步驟,可以說前面的準備工作都是為它而做的, 在整個PCB中,以布線的設(shè)計過程限定最高,技巧最細、工作量最大.PCB布線有單面布線、 雙面布線及多層布線.布線的方式也有兩種:自動布線及交互式布線,在自動布線之前, 可以用交互式預(yù)先對要求比較嚴格的線進行布線,輸入端與輸出端的邊線應(yīng)避免相鄰平行, 以免產(chǎn)生反射干擾.必要時應(yīng)加地線隔離,兩相鄰層的布線要互相垂直,平行容易產(chǎn)生寄生耦合.
    自動布線的布通率,依賴于良好的布局,布線規(guī)則可以預(yù)先設(shè)定, 包括走線的彎曲次數(shù)、導(dǎo)通孔的數(shù)目、步進的數(shù)目等.一般先進行探索式布經(jīng)線,快速地把短線連通, 然后進行迷宮式布線,先把要布的連線進行全局的布線路徑優(yōu)化,它可以根據(jù)需要斷開已布的線. 并試著重新再布線,以改進總體效果.
    對目前高密度的PCB設(shè)計已感覺到貫通孔不太適應(yīng)了, 它浪費了許多寶貴的布線通道,為解決這一矛盾,出現(xiàn)了盲孔和埋孔技術(shù),它不僅完成了導(dǎo)通孔的作用, 還省出許多布線通道使布線過程完成得更加方便,更加流暢,更為完善,PCB 板的設(shè)計過程是一個復(fù)雜而又簡單的過程,要想很好地掌握它,還需廣大電子工程設(shè)計人員去自已體會, 才能得到其中的真諦.
1 電源、地線的處理
    既使在整個PCB板中的布線完成得都很好,但由于電源、 地線的考慮不周到而引起的干擾,會使產(chǎn)品的性能下降,有時甚至影響到產(chǎn)品的成功率.所以對電、 地線的布線要認真對待,把電、地線所產(chǎn)生的噪音干擾降到最低限度,以保證產(chǎn)品的質(zhì)量.
    對每個從事電子產(chǎn)品設(shè)計的工程人員來說都明白地線與電源線之間噪音所產(chǎn)生的原因, 現(xiàn)只對降低式抑制噪音作以表述:
(1)、眾所周知的是在電源、地線之間加上去耦電容.
(2)、盡量加寬電源、地線寬度,最好是地線比電源線寬,它們的關(guān)系是:地線>電源線>信號線,通常信號線寬為:0.2~0.3mm,最經(jīng)細寬度可達0.05~0.07mm,電源線為1.2~2.5 mm
對數(shù)字電路的PCB可用寬的地導(dǎo)線組成一個回路, 即構(gòu)成一個地網(wǎng)來使用(模擬電路的地不能這樣使用)
(3)、用大面積銅層作地線用,在印制板上把沒被用上的地方都與地相連接作為地線用.或是做成多層板,電源,地線各占用一層.
2 數(shù)字電路與模擬電路的共地處理
    現(xiàn)在有許多PCB不再是單一功能電路(數(shù)字或模擬電路),而是由數(shù)字電路和模擬電路混合構(gòu)成的.因此在布線時就需要考慮它們之間互相干擾問題,特別是地線上的噪音干擾.
    數(shù)字電路的頻率高,模擬電路的敏感度強,對信號線來說,高頻的信號線盡可能遠離敏感的模擬電路器件,對地線來說,整人PCB對外界只有一個結(jié)點,所以必須在PCB內(nèi)部進行處理數(shù)、模共地的問題,而在板內(nèi)部數(shù)字地和模擬地實際上是分開的它們之間互不相連,只是在PCB與外界連接的接口處(如插頭等).數(shù)字地與模擬地有一點短接,請注意,只有一個連接點.也有在PCB上不共地的,這由系統(tǒng)設(shè)計來決定.
3 信號線布在電(地)層上
    在多層印制板布線時,由于在信號線層沒有布完的線剩下已經(jīng)不多,再多加層數(shù)就會造成浪費也會給生產(chǎn)增加一定的工作量,成本也相應(yīng)增加了,為解決這個矛盾,可以考慮在電(地)層上進行布線.首先應(yīng)考慮用電源層,其次才是地層.因為最好是保留地層的完整性.
4 大面積導(dǎo)體中連接腿的處理
    在大面積的接地(電)中,常用元器件的腿與其連接,對連接腿的處理需要進行綜合的考慮,就電氣性能而言,元件腿的焊盤與銅面滿接為好,但對元件的焊接裝配就存在一些不良隱患如:①焊接需要大功率加熱器.②容易造成虛焊點.所以兼顧電氣性能與工藝需要,做成十字花焊盤,稱之為熱隔離(heat shield)俗稱熱焊盤(Thermal),這樣,可使在焊接時因截面過分散熱而產(chǎn)生虛焊點的可能性大大減少.多層板的接電(地)層腿的處理相同.
5 布線中網(wǎng)絡(luò)系統(tǒng)的作用
    在許多CAD系統(tǒng)中,布線是依據(jù)網(wǎng)絡(luò)系統(tǒng)決定的.網(wǎng)格過密,通路雖然有所增加,但步進太小,圖場的數(shù)據(jù)量過大,這必然對設(shè)備的存貯空間有更高的要求,同時也對象計算機類電子產(chǎn)品的運算速度有極大的影響.而有些通路是無效的,如被元件腿的焊盤占用的或被安裝孔、定們孔所占用的等.網(wǎng)格過疏,通路太少對布通率的影響極大.所以要有一個疏密合理的網(wǎng)格系統(tǒng)來支持布線的進行.
    標準元器件兩腿之間的距離為0.1英寸(2.54mm),所以網(wǎng)格系統(tǒng)的基礎(chǔ)一般就定為0.1英寸(2.54 mm)或小于0.1英寸的整倍數(shù),如:0.05英寸、0.025英寸、0.02英寸等.
6 設(shè)計規(guī)則檢查(DRC)
    布線設(shè)計完成后,需認真檢查布線設(shè)計是否符合設(shè)計者所制定的規(guī)則,同時也需確認所制定的規(guī)則是否符合印制板生產(chǎn)工藝的需求,一般檢查有如下幾個方面:
(1)、線與線,線與元件焊盤,線與貫通孔,元件焊盤與貫通孔,貫通孔與貫通孔之間的距離是否合理,是否滿足生產(chǎn)要求.
(2)、電源線和地線的寬度是否合適,電源與地線之間是否緊耦合(低的波阻抗)?在PCB中是否還有能讓地線加寬的地方.
(3)、對于關(guān)鍵的信號線是否采取了最佳措施,如長度最短,加保護線,輸入線及輸出線被明顯地分開.
(4)、模擬電路和數(shù)字電路部分,是否有各自獨立的地線.
(5)后加在PCB中的圖形(如圖標、注標)是否會造成信號短路.
(6)對一些不理想的線形進行修改.
(7)、在PCB上是否加有工藝線?阻焊是否符合生產(chǎn)工藝的要求,阻焊尺寸是否合適,字符標志是否壓在器件焊盤上,以免影響電裝質(zhì)量.
(8)、多層板中的電源地層的外框邊緣是否縮小,如電源地層的銅箔露出板外容易造成短路.  
第二篇  PCB布局
在設(shè)計中,布局是一個重要的環(huán)節(jié).布局結(jié)果的好壞將直接影響布線的效果,因此可以這樣認為,合理的布局是PCB設(shè)計成功的第一步.
    布局的方式分兩種,一種是交互式布局,另一種是自動布局,一般是在自動布局的基礎(chǔ)上用交互式布局進行調(diào)整,在布局時還可根據(jù)走線的情況對門電路進行再分配,將兩個門電路進行交換,使其成為便于布線的最佳布局.在布局完成后,還可對設(shè)計文件及有關(guān)信息進行返回標注于原理圖,使得PCB板中的有關(guān)信息與原理圖相一致,以便在今后的建檔、更改設(shè)計能同步起來, 同時對模擬的有關(guān)信息進行更新,使得能對電路的電氣性能及功能進行板級驗證.
--考慮整體美觀
一個產(chǎn)品的成功與否,一是要注重內(nèi)在質(zhì)量,二是兼顧整體的美觀,兩者都較完美才能認為該產(chǎn)品是成功的.
在一個PCB板上,元件的布局要求要均衡,疏密有序,不能頭重腳輕或一頭沉.
--布局的檢查
印制板尺寸是否與加工圖紙尺寸相符?能否符合PCB制造工藝要求?有無定位標記?
元件在二維、三維空間上有無沖突?
元件布局是否疏密有序,排列整齊?是否全部布完?
需經(jīng)常更換的元件能否方便的更換?插件板插入設(shè)備是否方便?
熱敏元件與發(fā)熱元件之間是否有適當?shù)木嚯x?
調(diào)整可調(diào)元件是否方便?
在需要散熱的地方,裝了散熱器沒有?空氣流是否通暢?
信號流程是否順暢且互連最短?
插頭、插座等與機械設(shè)計是否矛盾?
線路的干擾問題是否有所考慮?  
第三篇  高速PCB設(shè)計
(一)、電子系統(tǒng)設(shè)計所面臨的挑戰(zhàn)
  隨著系統(tǒng)設(shè)計復(fù)雜性和集成度的大規(guī)模提高,電子系統(tǒng)設(shè)計師們正在從事100MHZ以上的電路設(shè)計,總線的工作頻率也已經(jīng)達到或者超過50MHZ,有的甚至超過100MHZ.目前約50% 的設(shè)計的時鐘頻率超過50MHz,將近20% 的設(shè)計主頻超過120MHz.
  當系統(tǒng)工作在50MHz時,將產(chǎn)生傳輸線效應(yīng)和信號的完整性問題;而當系統(tǒng)時鐘達到120MHz時,除非使用高速電路設(shè)計知識,否則基于傳統(tǒng)方法設(shè)計的PCB將無法工作.因此,高速電路設(shè)計技術(shù)已經(jīng)成為電子系統(tǒng)設(shè)計師必須采取的設(shè)計手段.只有通過使用高速電路設(shè)計師的設(shè)計技術(shù),才能實現(xiàn)設(shè)計過程的可控性.
(二)、什么是高速電路

  通常認為如果數(shù)字邏輯電路的頻率達到或者超過45MHZ~50MHZ,而且工作在這個頻率之上的電路已經(jīng)占到了整個電子系統(tǒng)一定的份量(比如說1/3),就稱為高速電路.
  實際上,信號邊沿的諧波頻率比信號本身的頻率高,是信號快速變化的上升沿與下降沿(或稱信號的跳變)引發(fā)了信號傳輸?shù)姆穷A(yù)期結(jié)果.因此,通常約定如果線傳播延時大于1/2數(shù)字信號驅(qū)動端的上升時間,則認為此類信號是高速信號并產(chǎn)生傳輸線效應(yīng).
    信號的傳遞發(fā)生在信號狀態(tài)改變的瞬間,如上升或下降時間.信號從驅(qū)動端到接收端經(jīng)過一段固定的時間,如果傳輸時間小于1/2的上升或下降時間,那么來自接收端的反射信號將在信號改變狀態(tài)之前到達驅(qū)動端.反之,反射信號將在信號改變狀態(tài)之后到達驅(qū)動端.如果反射信號很強,疊加的波形就有可能會改變邏輯狀態(tài).

(三)、高速信號的確定

  上面我們定義了傳輸線效應(yīng)發(fā)生的前提條件,但是如何得知線延時是否大于1/2驅(qū)動端的信號上升時間? 一般地,信號上升時間的典型值可通過器件手冊給出,而信號的傳播時間在PCB設(shè)計中由實際布線長度決定.下圖為信號上升時間和允許的布線長度(延時)的對應(yīng)關(guān)系.
    PCB 板上每單位英寸的延時為 0.167ns..但是,如果過孔多,器件管腳多,網(wǎng)線上設(shè)置的約束多,延時將增大.通常高速邏輯器件的信號上升時間大約為0.2ns.如果板上有GaAs芯片,則最大布線長度為7.62mm.
    設(shè)Tr 為信號上升時間, Tpd 為信號線傳播延時.如果Tr≥4Tpd,信號落在安全區(qū)域.如果2Tpd≥Tr≥4Tpd,信號落在不確定區(qū)域.如果Tr≤2Tpd,信號落在問題區(qū)域.對于落在不確定區(qū)域及問題區(qū)域的信號,應(yīng)該使用高速布線方法.

(四)、什么是傳輸線

    PCB板上的走線可等效為下圖所示的串聯(lián)和并聯(lián)的電容、電阻和電感結(jié)構(gòu).串聯(lián)電阻的典型值0.25-0.55 ohms/foot,因為絕緣層的緣故,并聯(lián)電阻阻值通常很高.將寄生電阻、電容和電感加到實際的PCB連線中之后,連線上的最終阻抗稱為特征阻抗Zo.線徑越寬,距電源/地越近,或隔離層的介電常數(shù)越高,特征阻抗就越小.如果傳輸線和接收端的阻抗不匹配,那么輸出的電流信號和信號最終的穩(wěn)定狀態(tài)將不同,這就引起信號在接收端產(chǎn)生反射,這個反射信號將傳回信號發(fā)射端并再次反射回來.隨著能量的減弱反射信號的幅度將減小,直到信號的電壓和電流達到穩(wěn)定.這種效應(yīng)被稱為振蕩,信號的振蕩在信號的上升沿和下降沿經(jīng)?？梢钥吹?

(五)、傳輸線效應(yīng)

基于上述定義的傳輸線模型,歸納起來,傳輸線會對整個電路設(shè)計帶來以下效應(yīng).
· 反射信號Reflected signals
· 延時和時序錯誤Delay & Timing errors
· 多次跨越邏輯電平門限錯誤False Switching
· 過沖與下沖Overshoot/Undershoot
· 串擾Induced Noise (or crosstalk)
· 電磁輻射EMI radiation

5.1 反射信號
  如果一根走線沒有被正確終結(jié)(終端匹配),那么來自于驅(qū)動端的信號脈沖在接收端被反射,從而引發(fā)不預(yù)期效應(yīng),使信號輪廓失真.當失真變形非常顯著時可導(dǎo)致多種錯誤,引起設(shè)計失敗.同時,失真變形的信號對噪聲的敏感性增加了,也會引起設(shè)計失敗.如果上述情況沒有被足夠考慮,EMI將顯著增加,這就不單單影響自身設(shè)計結(jié)果,還會造成整個系統(tǒng)的失敗.
    反射信號產(chǎn)生的主要原因:過長的走線;未被匹配終結(jié)的傳輸線,過量電容或電感以及阻抗失配.

5.2 延時和時序錯誤
  信號延時和時序錯誤表現(xiàn)為:信號在邏輯電平的高與低門限之間變化時保持一段時間信號不跳變.過多的信號延時可能導(dǎo)致時序錯誤和器件功能的混亂.
  通常在有多個接收端時會出現(xiàn)問題.電路設(shè)計師必須確定最壞情況下的時間延時以確保設(shè)計的正確性.信號延時產(chǎn)生的原因:驅(qū)動過載,走線過長.  

5.3 多次跨越邏輯電平門限錯誤
    信號在跳變的過程中可能多次跨越邏輯電平門限從而導(dǎo)致這一類型的錯誤.多次跨越邏輯電平門限錯誤是信號振蕩的一種特殊的形式,即信號的振蕩發(fā)生在邏輯電平門限附近,多次跨越邏輯電平門限會導(dǎo)致邏輯功能紊亂.反射信號產(chǎn)生的原因:過長的走線,未被終結(jié)的傳輸線,過量電容或電感以及阻抗失配.  

5.4 過沖與下沖
   過沖與下沖來源于走線過長或者信號變化太快兩方面的原因.雖然大多數(shù)元件接收端有輸入保護二極管保護,但有時這些過沖電平會遠遠超過元件電源電壓范圍,損壞元器件.

5.5 串擾
  串擾表現(xiàn)為在一根信號線上有信號通過時,在PCB板上與之相鄰的信號線上就會感應(yīng)出相關(guān)的信號,我們稱之為串擾.
  信號線距離地線越近,線間距越大,產(chǎn)生的串擾信號越小.異步信號和時鐘信號更容易產(chǎn)生串擾.因此解串擾的方法是移開發(fā)生串擾的信號或屏蔽被嚴重干擾的信號.
5.6 電磁輻射
  EMI(Electro-Magnetic Interference)即電磁干擾,產(chǎn)生的問題包含過量的電磁輻射及對電磁輻射的敏感性兩方面.EMI表現(xiàn)為當數(shù)字系統(tǒng)加電運行時,會對周圍環(huán)境輻射電磁波,從而干擾周圍環(huán)境中電子設(shè)備的正常工作.它產(chǎn)生的主要原因是電路工作頻率太高以及布局布線不合理.目前已有進行 EMI仿真的軟件工具,但EMI仿真器都很昂貴,仿真參數(shù)和邊界條件設(shè)置又很困難,這將直接影響仿真結(jié)果的準確性和實用性.最通常的做法是將控制EMI的各項設(shè)計規(guī)則應(yīng)用在設(shè)計的每一環(huán)節(jié),實現(xiàn)在設(shè)計各環(huán)節(jié)上的規(guī)則驅(qū)動和控制.

(六)、避免傳輸線效應(yīng)的方法
針對上述傳輸線問題所引入的影響,我們從以下幾方面談?wù)効刂七@些影響的方法.

6.1 嚴格控制關(guān)鍵網(wǎng)線的走線長度
  如果設(shè)計中有高速跳變的邊沿,就必須考慮到在PCB板上存在傳輸線效應(yīng)的問題.現(xiàn)在普遍使用的很高時鐘頻率的快速集成電路芯片更是存在這樣的問題.解決這個問題有一些基本原則:如果采用CMOS或TTL電路進行設(shè)計,工作頻率小于10MHz,布線長度應(yīng)不大于7英寸.工作頻率在50MHz布線長度應(yīng)不大于1.5英寸.如果工作頻率達到或超過75MHz布線長度應(yīng)在1英寸.對于GaAs芯片最大的布線長度應(yīng)為0.3英寸.如果超過這個標準,就存在傳輸線的問題.

6.2 合理規(guī)劃走線的拓撲結(jié)構(gòu)
  解決傳輸線效應(yīng)的另一個方法是選擇正確的布線路徑和終端拓撲結(jié)構(gòu).走線的拓撲結(jié)構(gòu)是指一根網(wǎng)線的布線順序及布線結(jié)構(gòu).當使用高速邏輯器件時,除非走線分支長度保持很短,否則邊沿快速變化的信號將被信號主干走線上的分支走線所扭曲.通常情形下,PCB走線采用兩種基本拓撲結(jié)構(gòu),即菊花鏈(Daisy Chain)布線和星形(Star)分布.
  對于菊花鏈布線,布線從驅(qū)動端開始,依次到達各接收端.如果使用串聯(lián)電阻來改變信號特性,串聯(lián)電阻的位置應(yīng)該緊靠驅(qū)動端.在控制走線的高次諧波干擾方面,菊花鏈走線效果最好.但這種走線方式布通率最低,不容易100%布通.實際設(shè)計中,我們是使菊花鏈布線中分支長度盡可能短,安全的長度值應(yīng)該是:Stub Delay <= Trt *0.1.
  例如,高速TTL電路中的分支端長度應(yīng)小于1.5英寸.這種拓撲結(jié)構(gòu)占用的布線空間較小并可用單一電阻匹配終結(jié).但是這種走線結(jié)構(gòu)使得在不同的信號接收端信號的接收是不同步的.
  星形拓撲結(jié)構(gòu)可以有效的避免時鐘信號的不同步問題,但在密度很高的PCB板上手工完成布線十分困難.采用自動布線器是完成星型布線的最好的方法.每條分支上都需要終端電阻.終端電阻的阻值應(yīng)和連線的特征阻抗相匹配.這可通過手工計算,也可通過CAD工具計算出特征阻抗值和終端匹配電阻值.

  在上面的兩個例子中使用了簡單的終端電阻,實際中可選擇使用更復(fù)雜的匹配終端.第一種選擇是RC匹配終端.RC匹配終端可以減少功率消耗,但只能使用于信號工作比較穩(wěn)定的情況.這種方式最適合于對時鐘線信號進行匹配處理.其缺點是RC匹配終端中的電容可能影響信號的形狀和傳播速度.
  串聯(lián)電阻匹配終端不會產(chǎn)生額外的功率消耗,但會減慢信號的傳輸.這種方式用于時間延遲影響不大的總線驅(qū)動電路.  串聯(lián)電阻匹配終端的優(yōu)勢還在于可以減少板上器件的使用數(shù)量和連線密度.
  最后一種方式為分離匹配終端,這種方式匹配元件需要放置在接收端附近.其優(yōu)點是不會拉低信號,并且可以很好的避免噪聲.典型的用于TTL輸入信號(ACT, HCT, FAST).
  此外,對于終端匹配電阻的封裝型式和安裝型式也必須考慮.通常SMD表面貼裝電阻比通孔元件具有較低的電感,所以SMD封裝元件成為首選.如果選擇普通直插電阻也有兩種安裝方式可選:垂直方式和水平方式.
  垂直安裝方式中電阻的一條安裝管腳很短,可以減少電阻和電路板間的熱阻,使電阻的熱量更加容易散發(fā)到空氣中.但較長的垂直安裝會增加電阻的電感.水平安裝方式因安裝較低有更低的電感.但過熱的電阻會出現(xiàn)漂移,在最壞的情況下電阻成為開路,造成PCB走線終結(jié)匹配失效,成為潛在的失敗因素.  

6.3 抑止電磁干擾的方法
  很好地解決信號完整性問題將改善PCB板的電磁兼容性(EMC).其中非常重要的是保證PCB板有很好的接地.對復(fù)雜的設(shè)計采用一個信號層配一個地線層是十分有效的方法.此外,使電路板的最外層信號的密度最小也是減少電磁輻射的好方法,這種方法可采用"表面積層"技術(shù)"Build-up"設(shè)計制做PCB來實現(xiàn).表面積層通過在普通工藝 PCB 上增加薄絕緣層和用于貫穿這些層的微孔的組合來實現(xiàn) ,電阻和電容可埋在表層下,單位面積上的走線密度會增加近一倍,因而可降低 PCB的體積.PCB 面積的縮小對走線的拓撲結(jié)構(gòu)有巨大的影響,這意味著縮小的電流回路,縮小的分支走線長度,而電磁輻射近似正比于電流回路的面積;同時小體積特征意味著高密度引腳封裝器件可以被使用,這又使得連線長度下降,從而電流回路減小,提高電磁兼容特性.

6.4 其它可采用技術(shù)
  為減小集成電路芯片電源上的電壓瞬時過沖,應(yīng)該為集成電路芯片添加去耦電容.這可以有效去除電源上的毛刺的影響并減少在印制板上的電源環(huán)路的輻射.
  當去耦電容直接連接在集成電路的電源管腿上而不是連接在電源層上時,其平滑毛刺的效果最好.這就是為什么有一些器件插座上帶有去耦電容,而有的器件要求去耦電容距器件的距離要足夠的小.
  任何高速和高功耗的器件應(yīng)盡量放置在一起以減少電源電壓瞬時過沖.
  如果沒有電源層,那么長的電源連線會在信號和回路間形成環(huán)路,成為輻射源和易感應(yīng)電路.
  走線構(gòu)成一個不穿過同一網(wǎng)線或其它走線的環(huán)路的情況稱為開環(huán).如果環(huán)路穿過同一網(wǎng)線其它走線則構(gòu)成閉環(huán).兩種情況都會形成天線效應(yīng)(線天線和環(huán)形天線).天線對外產(chǎn)生EMI輻射,同時自身也是敏感電路.閉環(huán)是一個必須考慮的問題,因為它產(chǎn)生的輻射與閉環(huán)面積近似成正比.

結(jié)束語
    高速電路設(shè)計是一個非常復(fù)雜的設(shè)計過程,ZUKEN公司的高速電路布線算法(Route Editor)和EMC/EMI分析軟件(INCASES,Hot-Stage)應(yīng)用于分析和發(fā)現(xiàn)問題.本文所闡述的方法就是專門針對解決這些高速電路設(shè)計問題的.此外,在進行高速電路設(shè)計時有多個因素需要加以考慮,這些因素有時互相對立.如高速器件布局時位置靠近,雖可以減少延時,但可能產(chǎn)生串擾和顯著的熱效應(yīng).因此在設(shè)計中,需權(quán)衡各因素,做出全面的折衷考慮;既滿足設(shè)計要求,又降低設(shè)計復(fù)雜度.高速PCB設(shè)計手段的采用構(gòu)成了設(shè)計過程的可控性,只有可控的,才是可靠的,也才能是成功的!











高速PCB設(shè)計指南之二

第一篇  高密度(HD)電路的設(shè)計

  本文介紹,許多人把芯片規(guī)模的BGA封裝看作是由便攜式電子產(chǎn)品所需的空間限制的一個可行的解決方案,它同時滿足這些產(chǎn)品更高功能與性能的要求.為便攜式產(chǎn)品的高密度電路設(shè)計應(yīng)該為裝配工藝著想.
  當為今天價值推動的市場開發(fā)電子產(chǎn)品時,性能與可靠性是最優(yōu)先考慮的.為了在這個市場上競爭,開發(fā)者還必須注重裝配的效率,因為這樣可以控制制造成本.電子產(chǎn)品的技術(shù)進步和不斷增長的復(fù)雜性正產(chǎn)生對更高密度電路制造方法的需求.當設(shè)計要求表面貼裝、密間距和向量封裝的集成電路IC時,可能要求具有較細的線寬和較密間隔的更高密度電路板.可是,展望未來,一些已經(jīng)在供應(yīng)微型旁路孔、序列組裝電路板的公司正大量投資來擴大能力.這些公司認識到便攜式電子產(chǎn)品對更小封裝的目前趨勢.單是通信與個人計算產(chǎn)品工業(yè)就足以領(lǐng)導(dǎo)全球的市場.
  高密度電子產(chǎn)品的開發(fā)者越來越受到幾個因素的挑戰(zhàn):物理復(fù)雜元件上更密的引腳間隔、財力貼裝必須很精密、和環(huán)境許多塑料封裝吸潮,造成裝配處理期間的破裂.物理因素也包括安裝工藝的復(fù)雜性與最終產(chǎn)品的可靠性.進一步的財政決定必須考慮產(chǎn)品將如何制造和裝配設(shè)備效率.較脆弱的引腳元件,如0．50與0．40mm0．020″與0．016″引腳間距的SQFPshrink quad flat pack,可能在維護一個持續(xù)的裝配工藝合格率方面向裝配專家提出一個挑戰(zhàn).最成功的開發(fā)計劃是那些已經(jīng)實行工藝認證的電路板設(shè)計指引和工藝認證的焊盤幾何形狀.
  在環(huán)境上,焊盤幾何形狀可能不同,它基于所用的安裝電子零件的焊接類型.可能的時候,焊盤形狀應(yīng)該以一種對使用的安裝工藝透明的方式來定義.不管零件是安裝在板的一面或兩面、經(jīng)受波峰、回流或其它焊接,焊盤與零件尺寸應(yīng)該優(yōu)化,以保證適當?shù)暮附狱c與檢查標準.雖然焊盤圖案是在尺寸上定義的,并且因為它是印制板電路幾何形狀的一部分,它們受到可生產(chǎn)性水平和與電鍍、腐蝕、裝配或其它條件有關(guān)的公差的限制.生產(chǎn)性方面也與阻焊層的使用和在阻焊與導(dǎo)體圖案之間的對齊定位有關(guān).

  1、焊盤的要求
  國際電子技術(shù)委員會IEC International Eletrotechnical Commission的61188標準認識到對焊接圓角或焊盤凸起條件的不同目標的需要.這個新的國際標準確認兩個為開發(fā)焊盤形狀提供信息的基本方法:
  1)．基于工業(yè)元件規(guī)格、電路板制造和元件貼裝精度能力的準確資料.這些焊盤形狀局限于一個特定的元件,有一個標識焊盤形狀的編號.
  2)．一些方程式可用來改變給定的信息,以達到一個更穩(wěn)健的焊接連接,這是用于一些特殊的情況,在這些情況中用于貼裝或安裝設(shè)備比在決定焊盤細節(jié)時所假設(shè)的精度有或多或少的差別.
  該標準為用于貼裝各種引腳或元件端子的焊盤定義了最大、中等和最小材料情況.除非另外標明,這個標準將所有三中“希望目標”標記為一級、二級或三級.
  一級:最大 - 用于低密度產(chǎn)品應(yīng)用,“最大”焊盤條件用于波峰或流動焊接無引腳的片狀元件和有引腳的翅形元件.為這些元件以及向內(nèi)的″J″型引腳元件配置的幾何形狀可以為手工焊接和回流焊接提供一個較寬的工藝窗口.
  二級:中等 - 具有中等水平元件密度的產(chǎn)品可以考慮采用這個“中等”的焊盤幾何形狀.與IPC-SM-782標準焊盤幾何形狀非常相似,為所有元件類型配置的中等焊盤將為回流焊接工藝提供一個穩(wěn)健的焊接條件,并且應(yīng)該為無引腳元件和翅形引腳類元件的波峰或流動焊接提供適當?shù)臈l件.
  三級:最小 - 具有高元件密度的產(chǎn)品通常是便攜式產(chǎn)品應(yīng)用可以考慮“最小”焊盤幾何形狀.最小焊盤幾何形狀的選擇可能不適合于所有的產(chǎn)品.在采用最小的焊盤形狀之前,使用這應(yīng)該考慮產(chǎn)品的限制條件,基于表格中所示的條件進行試驗.
   在IPC-SM-782中所提供的以及在IEC61188中所配置的焊盤幾何形狀應(yīng)該接納元件公差和工藝變量.雖然在IPC標準中的焊盤已經(jīng)為使用者的多數(shù)裝配應(yīng)用提供一個穩(wěn)健的界面,但是一些公司已經(jīng)表示了對采用最小焊盤幾何形狀的需要,以用于便攜式電子產(chǎn)品和其它獨特的高密度應(yīng)用.
  國際焊盤標準(IEC61188)了解到更高零件密度應(yīng)用的要求,并提供用于特殊產(chǎn)品類型的焊盤幾何形狀的信息.這些信息的目的是要提供適當?shù)谋砻尜N裝焊盤的尺寸、形狀和公差,以保證適當焊接圓角的足夠區(qū)域,也允許對這些焊接點的檢查、測試和返工.
  圖一和表一所描述的典型的三類焊盤幾何形狀是為每一類元件所提供的:最大焊盤(一級)、中等焊盤(二級)和最小焊盤(三級).

圖一、兩個端子的、矩形電容與電阻元件的IEC標準可以不同以滿足特殊產(chǎn)品應(yīng)用

焊盤特性 最大一級 中等二級 最小三級
腳趾-焊盤突出 0.6 0.4 0.2
腳跟-焊盤突出 0.0 0.0 0.0
側(cè)面-焊盤突出 0.1 0.0 0.0
開井余量 0.5 0.25 0.05
圓整因素 最近0.5 最近0.05 最近0.05

表一、矩形與方形端的元件
(陶瓷電容與電阻) (單位:mm)

  焊接點的腳趾、腳跟和側(cè)面圓角必須針對元件、電路板和貼裝精度偏差的公差平方和.如圖二所示,最小的焊接點或焊盤突出是隨著公差變量而增加的(表二).

圖二、帶狀翅形引腳元件的IEC標準定義了三種可能的變量以滿足用戶的應(yīng)用

焊盤特性 最大一級 中等二級 最小三級
腳趾-焊盤突出 0.8 0.5 0.2
腳跟-焊盤突出 0.5 0.35 0.2
側(cè)面-焊盤突出 0.05 0.05 0.03
開井余量 0.5 0.25 0.05
圓整因素 最近0.5 最近0.05 最近0.05

表二、平帶L形與翅形引腳
(大于0.625mm的間距) (單位:mm)
  如果這些焊盤的用戶希望對貼裝和焊接設(shè)備有一個更穩(wěn)健的工藝條件,那么分析中的個別元素可以改變到新的所希望的尺寸條件.這包括元件、板或貼裝精度的擴散,以及最小的焊接點或焊盤突出的期望(表3,4,5和6).

  用于焊盤的輪廓公差方法的方式與元件的類似.所有焊盤公差都是要對每一個焊盤以最大尺寸提供一個預(yù)計的焊盤圖形.單向公差是要減小焊盤尺寸,因此得當焊接點形成的較小區(qū)域.為了使開孔的尺寸標注系統(tǒng)容易,焊盤是跨過內(nèi)外極限標注尺寸的.
  在這個標準中,尺寸標注概念使用極限尺寸和幾何公差來描述焊盤允許的最大與最小尺寸.當焊盤在其最大尺寸時,結(jié)果可能是最小可接受的焊盤之間的間隔;相反,當焊盤在其最小尺寸時,結(jié)果可能是最小的可接受焊盤,需要達到可靠的焊接點.這些極限允許判斷焊盤通過/不通過的條件.
  假設(shè)焊盤幾何形狀是正確的,并且電路結(jié)構(gòu)的最終都滿足所有規(guī)定標準,焊接缺陷應(yīng)該可以減少;盡管如此,焊接缺陷還可能由于材料與工藝變量而發(fā)生.為密間距fine pitch開發(fā)焊盤的設(shè)計者必須建立一個可靠的焊接連接所要求的最小腳尖與腳跟,以及在元件封裝特征上允許最大與最?。熁蛑辽伲牭牟牧蠗l件.

表三、J形引腳 (單位:mm)

焊盤特性 最大一級 中等二級 最小三級
腳趾-焊盤突出 0.2 0.2 0.2
腳跟-焊盤突出 0.8 0.6 0.4
側(cè)面-焊盤突出 0.1 0.05 0.0
開井余量 1.5 0.8 0.2
圓整因素 最近0.5 最近0.05 最近0.05

表四、圓柱形端子(MELF) (單位:mm)

焊盤特性 最大一級 中等二級 最小三級
腳趾-焊盤突出 1.0 0.4 0.2
腳跟-焊盤突出 0.2 0.1 0.0
側(cè)面-焊盤突出 0.2 0.1 0.0
開井余量 0.2 0.25 0.25
圓整因素 最近0.5 最近0.05 最近0.05

表五、只有底面的端子 (單位:mm)

焊盤特性 最大一級 中等二級 最小三級
腳趾-焊盤突出 0.2 0.1 0
腳跟-焊盤突出 0.2 0.1 0
側(cè)面-焊盤突出 0.2 0.1 0
開井余量 0.25 0.1 0.05
圓整因素 最近0.5 最近0.05 最近0.05

表六、內(nèi)向L形帶狀引腳 (單位:mm)

焊盤特性 最大一級 中等二級 最小三級
腳趾-焊盤突出 0.1 0.1 0.0
腳跟-焊盤突出 1.0 0.5 0.2
側(cè)面-焊盤突出 0.1 0.1 0.1
開井余量 0.5 0.25 0.05
圓整因素 最近0.5 最近0.05 最近0.05

  2、BGA與CAP
  BGA封裝已經(jīng)發(fā)展到滿足現(xiàn)在的焊接安裝技術(shù).塑料與陶瓷BGA元件具有相對廣泛的接觸間距(1．50,1．27和1．00mm),而相對而言,芯片規(guī)模的BGA柵格間距為0．50,0．60和0．80mm.BGA與密間距BGA元件兩者相對于密間距引腳框架封裝的IC都不容易損壞,并且BGA標準允許選擇性地減少接觸點,以滿足特殊的輸入/輸出(I/O)要求.當為BGA元件建立接觸點布局和引線排列時,封裝開發(fā)者必須考慮芯片設(shè)計以及芯片塊的尺寸和形狀.在技術(shù)引線排列時的另一個要面對的問題是芯片的方向芯片模塊的焊盤向上或向下.芯片模塊“面朝上”的結(jié)構(gòu)通常是當供應(yīng)商正在使用COB(chip-on-board)(內(nèi)插器)技術(shù)時才采用的.

   元件構(gòu)造,以及在其制造中使用的材料結(jié)合,不在這個工業(yè)標準與指引中定義.每一個制造商都將企圖將其特殊的結(jié)構(gòu)勝任用戶所定義的應(yīng)用.例如消費產(chǎn)品可能有一個相對良好的工作環(huán)境,而工業(yè)或汽車應(yīng)用的產(chǎn)品經(jīng)常必須運行在更大的壓力條件下.取決于制造BGA所選擇材料的物理特性,可能要使用到倒裝芯片或引線接合技術(shù).因為芯片安裝結(jié)構(gòu)是剛性材料,芯片模塊安裝座一般以導(dǎo)體定中心,信號從芯片模塊焊盤走入接觸球的排列矩陣.
   在該文件中詳細敘述的柵格陣列封裝外形在JEDEC的95出版物中提供.方形BGA,JEDEC MS-028定義一種較小的矩形塑料BGA元件類別,接觸點間隔為1．27mm.該矩陣元件的總的外形規(guī)格允許很大的靈活性,如引腳間隔、接觸點矩陣布局與構(gòu)造.JEDEC MO-151定義各種塑料封裝的BGA.方形輪廓覆蓋的尺寸從7．0-50．0,三種接觸點間隔 - 1．50,1．27和1．00mm.
   球接觸點可以單一的形式分布,行與列排列有雙數(shù)或單數(shù).雖然排列必須保持對整個封裝外形的對稱,但是各元件制造商允許在某區(qū)域內(nèi)減少接觸點的位置.

   3、芯片規(guī)模的BGA變量
   針對“密間距”和“真正芯片大小”的IC封裝,最近開發(fā)的JEDEC BGA指引提出許多物理屬性,并為封裝供應(yīng)商提供“變量”形式的靈活性.JEDEC JC-11批準的第一份對密間距元件類別的文件是注冊外形MO-195,具有基本0．50mm間距接觸點排列的統(tǒng)一方形封裝系列.
   封裝尺寸范圍從4．0-21．0mm,總的高度(定義為“薄的輪廓”)限制到從貼裝表面最大為1．20mm.下面的例子代表為將來的標準考慮的一些其它變量.
   球間距與球尺寸將也會影響電路布線效率.許多公司已經(jīng)選擇對較低I/O數(shù)的CSP不采用0．50mm間距.較大的球間距可能減輕最終用戶對更復(fù)雜的印刷電路板(PCB)技術(shù)的需求.
   0．50mm的接觸點排列間隔是JEDEC推薦最小的.接觸點直徑規(guī)定為0．30mm,公差范圍為最小0．25、最大0．35mm.可是大多數(shù)采用0．50mm間距的BGA應(yīng)用將依靠電路的次表面布線.直徑上小至0．25mm的焊盤之間的間隔寬度只夠連接一根0．08mm(0．003″)寬度的電路.將許多多余的電源和接地觸點分布到矩陣的周圍,這樣將提供對排列矩陣的有限滲透.這些較高I/O數(shù)的應(yīng)用更可能決定于多層、盲孔或封閉的焊盤上的電鍍旁路孔(via-on-pad)技術(shù).

  4、考慮封裝技術(shù)
  元件的環(huán)境與電氣性能可能是與封裝尺寸一樣重要的問題.用于高密度、高I/O應(yīng)用的封裝技術(shù)首先必須滿足環(huán)境標準.例如,那些使用剛性內(nèi)插器(interposer)結(jié)構(gòu)的、由陶瓷或有機基板制造的不能緊密地配合硅芯片的外形.元件四周的引線接合座之間的互連必須流向內(nèi)面.μBGA* 封裝結(jié)構(gòu)的一個實際優(yōu)勢是它在硅芯片模塊外形內(nèi)提供所有電氣界面的能力.
   μBGA使用一種高級的聚酰胺薄膜作為其基體結(jié)構(gòu),并且使用半加成銅電鍍工藝來完成芯片上鋁接合座與聚酰胺內(nèi)插器上球接觸座之間的互連.依順材料的獨特結(jié)合使元件能夠忍受極端惡劣的環(huán)境.這種封裝已經(jīng)由一些主要的IC制造商用來滿足具有廣泛運作環(huán)境的應(yīng)用.
   超過20家主要的IC制造商和封裝服務(wù)提供商已經(jīng)采用了μBGA封裝.定義為“面朝下”的封裝,元件外形密切配合芯片模塊的外形,芯片上的鋁接合焊盤放于朝向球接觸點和PCB表面的位置.這種結(jié)構(gòu)在工業(yè)中有最廣泛的認同,因為其建立的基礎(chǔ)結(jié)構(gòu)和無比的可靠性.μBGA封裝的材料與引腳設(shè)計的獨特系統(tǒng)是在物理上順應(yīng)的,補償了硅芯片與PCB結(jié)構(gòu)的溫度膨脹系統(tǒng)的較大差別.

  5、安裝座計劃
  推薦給BGA元件的安裝座或焊盤的幾何形狀通常是圓形的,可以調(diào)節(jié)直徑來滿足接觸點間隔和尺寸的變化.焊盤直徑應(yīng)該不大于封裝上接觸點或球的直徑,經(jīng)常比球接觸點規(guī)定的正常直徑小10%.在最后確定焊盤排列與幾何形狀之前,參考IPC-SM-782第14．0節(jié)或制造商的規(guī)格.
有兩種方法用來定義安裝座:定義焊盤或銅,定義阻焊,如圖三所示.

圖三、BGA的焊盤可以通過化學(xué)腐蝕的圖案來界定,
無阻焊層或有阻焊層疊加在焊盤圓周上(阻焊層界定)

  銅定義焊盤圖形 - 通過腐蝕的銅界定焊盤圖形.阻焊間隔應(yīng)該最小離腐蝕的銅焊盤0．075mm.對要求間隔小于所推薦值的應(yīng)用,咨詢印制板供應(yīng)商.
  阻焊定義焊盤圖形 - 如果使用阻焊界定的圖形,相應(yīng)地調(diào)整焊盤直徑,以保證阻焊的覆蓋.
  BGA元件上的焊盤間隔活間距是“基本的”,因此是不累積的;可是,貼裝精度和PCB制造公差必須考慮.如前面所說的,BGA的焊盤一般是圓形的、阻焊界定或腐蝕阻焊脫離焊盤界定的.雖然較大間距的BGA將接納電路走線的焊盤之間的間隔,較高I/O的元件將依靠電鍍旁路孔來將電路走到次表面層.表七所示的焊盤幾何形狀推薦一個與名義標準接觸點或球的直徑相等或稍小的直徑.

表七、 BGA元件安裝的焊盤圖形

接觸點間距
(基本的) 標準球直徑 焊盤直徑 (mm)
最小 名義 最大 最小 - 最大
0.05 0.25 0.30 0.35 0.25-0.30
0.65 0.25 0.30 0.35 0.25-0.30
0.65 0.35 0.40 0.45 0.35-0.40
0.80 0.25 0.30 0.35 0.25-0.30
0.80 0.35 0.40 0.45 0.35-0.40
0.80 0.45 0.50 0.55 0.40-0.50
1.00 0.55 0.60 0.65 0.50-0.60
1.27 0.70 0.75 0.80 0.60-0.70
1.50 0.70 0.75 0.80 0.60-0.70

  有些公司企圖為所有密間距的BGA應(yīng)用維持一個不變的接觸點直徑.可是,因為一些0．65與0．80mm接觸點間距的元件制造商允許隨意的球與接觸點直徑的變化,設(shè)計者應(yīng)該在制定焊盤直徑之前參考專門的供應(yīng)商規(guī)格.較大的球與焊盤的直徑可能限制較高I/O元件的電路布線.一些BGA元件類型的焊盤幾何形狀可能不允許寬度足夠容納不止一條或兩條電路的間隔.例如,0．50mm間距的BGA將不允許甚至一條大于0．002″或0．003″的電路.那些采用密間距BGA封裝變量的可能發(fā)現(xiàn)焊盤中的旁路孔(微型旁路孔)更加實際,特別如果元件密度高,必須減少電路布線.

  6、裝配工藝效率所要求的特征
  為了采納對密間距表面貼裝元件(SMD)的模板的精確定位,要求一些視覺或攝像機幫助的對中方法.全局定位基準點是用于準確的錫膏印刷的模板定位和在精確的SMD貼裝中作為參考點.模板印刷機的攝相機系統(tǒng)自動將板對準模板,達到準確的錫膏轉(zhuǎn)移.
  對于那些使用模板到電路板的自動視覺對中的系統(tǒng),電路板的設(shè)計者必須在焊盤層的設(shè)計文件中提供至少兩個全局基準點(圖四).在組合板的每一個裝配單元內(nèi)也必須提供局部基準點目標,以幫助自動元件貼裝.另外,對于每一個密間距QFP、TSOP和高I/O密間距BGA元件,通常提供一或兩個目標.
在所有位置推薦使用一個基準點的尺寸.雖然形狀和尺寸可以對不同的應(yīng)用分別對待,但是大多數(shù)設(shè)備制造商都認同1．0mm(0．040″)直徑的實心點.該點必須沒有阻焊層,以保證攝相機可以快速識別.除了基準點目標外,電路板必須包含一些定位孔,用于二次裝配有關(guān)的操作.組合板應(yīng)該提供兩或三個定位孔,每個電路板報單元提供至少兩個定位孔.通常,裝配專家規(guī)定尺寸(0．65mm是常見的),應(yīng)該指定無電鍍孔.
  至于在錫膏印刷模板夾具上提供的基準點,一些系統(tǒng)檢測模板的定面,而另一些則檢測底面.模板上的全局基準點只是半腐蝕在模板的表面,用黑樹脂顏料填充.

  7、指定表面最終涂層
  為元件的安裝選擇專門類型的表面最終涂鍍方法可以提高裝配工藝的效率,但是也可能影響PCB的制造成本.在銅箔上電鍍錫或錫/鉛合金作為抗腐蝕層是非常常見的制造方法.選擇性地去掉銅箔的減去法化學(xué)腐蝕繼續(xù)在PCB工業(yè)廣泛使用.因為錫/鉛導(dǎo)線當暴露在195°C溫度以上時變成液體,所以大多數(shù)使用回流焊接技術(shù)的表面貼裝板都指定裸銅上的阻焊層(SMOBC,soldermask over bare copper)來保持阻焊材料下一個平坦均勻的表面.當處理SMOBC板時,錫或錫/鉛是化學(xué)剝離的,只留下銅導(dǎo)體和沒有電鍍的元件安裝座.銅導(dǎo)體用環(huán)氧樹脂或聚合物阻焊層涂蓋,以防止對焊接有關(guān)工藝的暴露.雖然電路導(dǎo)線有阻焊層覆蓋,設(shè)計者還必須為那些不被阻焊層覆蓋的部分元件安裝座指定表面涂層.下面的例子是廣泛使用在制造工業(yè)的合金電鍍典型方法.
  通常要求預(yù)處理安裝座的應(yīng)用是超密間距QFP元件.例如,TAB(table automated bond)元件可能具有小于0．25mm的引腳間距.通過在這些座上提供700-800μ″的錫/鉛合金,裝配專家可以上少量的助焊劑、貼裝零件和使用加熱棒、熱風、激光或軟束線光源來回流焊接該元件.在特殊的安裝座上選擇性地電鍍或保留錫/鉛合金將適用于超密間距TAB封裝的回流焊接.
  使用熱風均勻法,錫/鉛在上阻焊層之后涂鍍在電路板上.該工藝是,電鍍的板經(jīng)過清洗、上助焊劑和浸入熔化的焊錫中,當合金還是液體狀態(tài)的時候,多余的材料被吹離表面,留下合金覆蓋的表面.熱風焊錫均勻HASL(hot air solder leveling)電鍍工藝廣泛使用,一般適合于回流焊接裝配工藝;可是,焊錫量與平整度的不一致可能不適合于使用密間距元件的電路板.
  密間距的SQFP、TSOP和BGA元件要求非常均勻和平整的表面涂層.作為控制在密間距元件的安裝座上均勻錫膏量的方法,表面必須盡可能地平整.為了保證平整度,許多公司在銅箔上使用鎳合金,接著一層很薄的金合金涂層,來去掉氧化物.
  在阻焊涂層工藝之后,在暴露的裸銅上使用無電鍍鎳/金.用這個工藝,制造商通常將使用錫/鉛電鍍圖案作為抗腐蝕層,在腐蝕之后剝離錫/鉛合金,但是不是對暴露的安裝座和孔施用焊錫合金,而是電路板浸鍍鎳/金合金.
  按照IPC-2221標準《印制板設(shè)計的通用標準》,推薦的無電鍍鎳厚度是2．5-5．0μm(至少1．3μm),而推薦的浸金厚度為0．08-0．23μm.
  有關(guān)金的合金與焊接工藝的一句話忠告:如果金涂層厚度超過0．8μm(3μ″),那么金對錫/鉛比率可能引起最終焊接點的脆弱.脆弱將造成溫度循環(huán)中的過分開裂或裝配后的板可能暴露到的其它物理應(yīng)力.

  8、合金電鍍替代方案
  在上阻焊層之后給板增加焊錫合金是有成本代價的,并且給基板遭受極大的應(yīng)力條件.例如用錫/鉛涂層,板插入熔化的焊錫中,然后抽出和用強風將多余的錫/鉛材料去掉.溫度沖擊可能導(dǎo)致基板結(jié)構(gòu)的脫層、損壞電鍍孔和可能影響長期可靠性的缺陷. Ni/Au涂鍍,雖然應(yīng)力較小,但不是所有電路板制造商都有的一種技術(shù).作為對電鍍的另一種選擇,許多公司已經(jīng)找到成功的、有經(jīng)濟優(yōu)勢的和平整的安裝表面的方法,這就是有機保護層或在裸銅上與上助焊劑涂層.
  作為阻止裸銅安裝座和旁通孔/測試焊盤上氧化增長的一個方法,將一種特殊的保護劑或阻化劑涂層應(yīng)用到板上.諸如苯并三唑(Benzotriazole)和咪唑(Imidazole)這些有機/氮涂層材料被用來取代上面所描述的合金表面涂層,可從幾個渠道購買到,不同的商標名稱.在北美洲,廣泛使用的一種產(chǎn)品是ENTEK PLUS CU-106A.這種涂層適合于大多數(shù)有機助焊焊接材料,在對裝配工藝中經(jīng)常遇到的三、四次高溫暴露之后仍有保護特征.多次暴露的能力是重要的.當SMD要焊接到裝配的主面和第二面的時候,會發(fā)生兩次對回流焊接溫度的暴露.混合技術(shù)典型的多次裝配步驟也可能包括對波峰焊接或其它焊接工藝的暴露.

  9、一般成本考慮
  與PCB電鍍或涂鍍有關(guān)的成本不總是詳細界定的.一些供應(yīng)商感覺方法之間的成本差別占總的單位成本中的很小部分,所以界不界定是不重要的.其他的可能對不是其能力之內(nèi)的成本有一個額外的費用,因為板必須送出去最后加工.例如,在加州的一家公司將板發(fā)送給在德州的一家公司進行Ni/Au電鍍.這個額外處理的費用可能沒有清晰地界定為對客戶的一個額外開支;可是,總的板成本受到影響.
  每一個電鍍和涂鍍工藝都有其優(yōu)點與缺點.設(shè)計者與制造工程師必須通過試驗或工藝效率評估仔細地權(quán)衡每一個因素.在指定PCB制造是必須考慮的問題都有經(jīng)濟以及工藝上的平衡.對于細導(dǎo)線、高元件密度或密間距技術(shù)與μBGA,平整的外形是必須的.焊盤表面涂層可以是電鍍的或涂敷的,但必須考慮裝配工藝與經(jīng)濟性.
  在所有涂敷和電鍍的選擇中,Ni/Au是最萬能的(只要金的厚度低于5μ″).電鍍工藝比保護性涂層好的優(yōu)勢是貨架壽命、永久性地覆蓋在那些不暴露到焊接工藝的旁路孔或其它電路特征的銅上面、和抗污染.雖然表面涂層特性之間的平衡將影響最終選擇,但是可行性與總的PCB成本最可能決定最后的選擇.在北美,HASL工藝傳統(tǒng)上主宰PCB工業(yè),但是表面的均勻性難于控制.對于密間距元件的焊接,一個受控的裝配工藝取決于一個平整均勻的安裝座.密間距元件包括TSOP、SQFP和μBGA元件族.如果密間距元件在裝配中不使用,使用HASL工藝是可行的選擇.

  10、阻焊層(sldermask)要求
  阻焊層在控制回流焊接工藝期間的焊接缺陷中的角色是重要的,PCB設(shè)計者應(yīng)該盡量減小焊盤特征周圍的間隔或空氣間隙.雖然許多工藝工程師寧可阻焊層分開板上所有焊盤特征,但是密間距元件的引腳間隔與焊盤尺寸將要求特殊的考慮.雖然在四邊的QFP上不分區(qū)的阻焊層開口或窗口可能是可接受的,但是控制元件引腳之間的錫橋可能更加困難.對于BGA的阻焊層,許多公司提供一種阻焊層,它不接觸焊盤,但是覆蓋焊盤之間的任何特征,以防止錫橋.多數(shù)表面貼裝的PCB以阻焊層覆蓋,但是阻焊層的涂敷,如果厚度大于0．04mm(0．0015″),可能影響錫膏的應(yīng)用.表面貼裝PCB,特別是那些使用密間距元件的,都要求一種低輪廓感光阻焊層.阻焊材料必須通過液體濕工藝或者干薄膜疊層來使用.干薄膜阻焊材料是以0．07-0．10mm(0．003-0．004″)厚度供應(yīng)的,可適合于一些表面貼裝產(chǎn)品,但是這種材料不推薦用于密間距應(yīng)用.很少公司提供薄到可以滿足密間距標準的干薄膜,但是有幾家公司可以提供液體感光阻焊材料.通常,阻焊的開口應(yīng)該比焊盤大0．15mm(0．006″).這允許在焊盤所有邊上0．07mm(0．003″)的間隙.低輪廓的液體感光阻焊材料是經(jīng)濟的,通常指定用于表面貼裝應(yīng)用,提供精確的特征尺寸和間隙.

  結(jié)論
  密間距(fine-pitch)、BGA和CSP的裝配工藝可以調(diào)整到滿足可接受的效率水平,但是彎曲的引腳和錫膏印刷的不持續(xù)性經(jīng)常給裝配工藝合格率帶來麻煩.雖然使用小型的密間距元件提供布局的靈活性,但是將很復(fù)雜的多層基板報上的元件推得更近,可能犧牲可測試性和修理.BGA元件的使用已經(jīng)提供較高的裝配工藝合格率和更多的布局靈活性,提供較緊密的元件間隔與較短的元件之間的電路.一些公司正企圖將幾個電路功能集成到一兩個多芯片的BGA元件中來釋放面積的限制.用戶化的或?qū)Ｓ玫腎C可以緩解PCB的柵格限制,但是較高的I/O數(shù)與較密的引腳間距一般都會迫使設(shè)計者使用更多的電路層,因此增加PCB制造的復(fù)雜性與成本.
  芯片規(guī)模的BGA封裝被許多人看作是新一代手持與便攜式電子產(chǎn)品空間限制的可行答案.許多公司也正在期待改進的功能以及更高的性能.當為這些元件選擇最有效的接觸點間距時,必須考慮硅芯片模塊的尺寸、信號的數(shù)量、所要求的電源與接地點和在印制板上采用這些元件時的實際限制.雖然密間距的芯片規(guī)模(chip scale)與芯片大小的元件被看作是新出現(xiàn)的技術(shù),但是主要的元件供應(yīng)商和幾家主要的電子產(chǎn)品制造商已經(jīng)采用了一兩種CSP的變化類型.在較小封裝概念中的這種迅速增長是必須的,它滿足產(chǎn)品開發(fā)商對減小產(chǎn)品尺寸、增加功能并且提高性能的需求.

第二篇  抗干擾3(部分)
3 提高敏感器件的抗干擾性能
提高敏感器件的抗干擾性能是指從敏感器件這邊考慮盡量減少對干擾噪聲
的拾取,以及從不正常狀態(tài)盡快恢復(fù)的方法.
提高敏感器件抗干擾性能的常用措施如下:
(1)布線時盡量減少回路環(huán)的面積,以降低感應(yīng)噪聲.
(2)布線時,電源線和地線要盡量粗.除減小壓降外,更重要的是降低耦
合噪聲.
(3)對于單片機閑置的I/O口,不要懸空,要接地或接電源.其它IC的閑置
端在不改變系統(tǒng)邏輯的情況下接地或接電源.
(4)對單片機使用電源監(jiān)控及看門狗電路,如:IMP809,IMP706,IMP813,
X25043,X25045等,可大幅度提高整個電路的抗干擾性能.
(5)在速度能滿足要求的前提下,盡量降低單片機的晶振和選用低速數(shù)字
電路.
(6)IC器件盡量直接焊在電路板上,少用IC座.

第三篇  印制電路板的可靠性設(shè)計-去耦電容配置
在直流電源回路中,負載的變化會引起電源噪聲.例如在數(shù)字電路中,當電路從一個狀態(tài)轉(zhuǎn)換為另一種狀態(tài)時,就會在電源線上產(chǎn)生一個很大的尖峰電流,形成瞬變的噪聲電壓.配置去耦電容可以抑制因負載變化而產(chǎn)生的噪聲,是印制電路板的可靠性設(shè)計的一種常規(guī)做法,配置原則如下:

  ●電源輸入端跨接一個10~100uF的電解電容器,如果印制電路板的位置允許,采用100uF以上的電解電容器的抗干擾效果會更好.
  ●為每個集成電路芯片配置一個0.01uF的陶瓷電容器.如遇到印制電路板空間小而裝不下時,可每4~10個芯片配置一個1~10uF鉭電解電容器,這種器件的高頻阻抗特別小,在500kHz~20MHz范圍內(nèi)阻抗小于1Ω,而且漏電流很小(0.5uA以下).
  ●對于噪聲能力弱、關(guān)斷時電流變化大的器件和ROM、RAM等存儲型器件,應(yīng)在芯片的電源線(Vcc)和地線(GND)間直接接入去耦電容.
  ●去耦電容的引線不能過長,特別是高頻旁路電容不能帶引線.







    

第四篇  電磁兼容性和PCB設(shè)計約束(缺具體數(shù)據(jù))

   PCB布線對PCB的電磁兼容性影響很大,為了使PCB上的電路正常工作,應(yīng)根據(jù)本文所述的約束條件來優(yōu)化布線以及元器件/接頭和某些IC所用去耦電路的布局

(一)、PCB材料的選擇
   通過合理選擇PCB的材料和印刷線路的布線路徑,可以做出對其它線路耦合低的傳輸線.當傳輸線導(dǎo)體間的距離d小于同其它相鄰導(dǎo)體間的距離時,就能做到更低的耦合,或者更小的串擾(見《電子工程專輯》2000年第1期"應(yīng)用指南").
   設(shè)計之前,可根據(jù)下列條件選擇最經(jīng)濟的PCB形式:
對EMC的要求
·印制板的密集程度
·組裝與生產(chǎn)的能力
·CAD系統(tǒng)能力
·設(shè)計成本
·PCB的數(shù)量
·電磁屏蔽的成本

   當采用非屏蔽外殼產(chǎn)品結(jié)構(gòu)時,尤其要注意產(chǎn)品的整體成本/元器件封裝/管腳樣式、PCB形式、電磁場屏蔽、構(gòu)造和組裝),在許多情況下,選好合適的PCB形式可以不必在塑膠外殼里加入金屬屏蔽盒.
   為了提高高速模擬電路和所有數(shù)字應(yīng)用的抗擾性同時減少有害輻射,需要用到傳輸線技術(shù).根據(jù)輸出信號的轉(zhuǎn)換情況,S-VCC、S-VEE及VEE-VCC之間的傳輸線需要表示出來,如圖1所示.
   信號電流由電路輸出級的對稱性決定.對MOS而言IOL=IOH,而對TTL而言IOL>IOH.

功能/邏輯類型    ZO(Ω)
電源(典型值) <<10
ECL邏輯         50
TTL邏輯         100
HC(T)邏輯        200

表1:幾種信號路徑的傳輸線阻抗ZO.

   邏輯器件類型和功能上的原因決定了傳輸線典型特征阻抗ZO,如表1所示.

圖1:顯示三種特定傳輸線的(數(shù)字)IC之間典型互聯(lián)圖
圖2:IC去耦電路.
圖3:正確的去耦電路塊
表2:去耦電容Cdec..的推薦值.

邏輯電路噪聲容限
(二)、信號線路及其信號回路

   傳送信號的線路要與其信號回路盡可能靠近,以防止這些線路包圍的環(huán)路區(qū)域產(chǎn)生輻射,并降低環(huán)路感應(yīng)電壓的磁化系數(shù).
   一般情況下,當兩條線路間的距離等于線寬時,耦合系數(shù)大約為0.5到0.6,線路的有效自感應(yīng)從1μH/m降到0.4-0.5μ H/m.
   這就意味著信號回路電流的40%到50%自由地就流向了PCB上其它線路.
   對兩個(子)電路塊間的每一塊信號路徑,無論是模擬的還是數(shù)字的,都可以用三種傳輸線來表示,如圖1所示,其中阻抗可從表1得到.
   TTL邏輯電路由高電平向低電平轉(zhuǎn)換時,吸收電流會大于電源電流以,在這種情況下,通常將傳輸線定義在Vcc和S之間,而不是VEE和S之間.通過采用鐵氧體磁環(huán)可完全控制信號線和信號回路線上的電流.
   在平行導(dǎo)體情況下,傳輸線的特征阻抗會因為鐵氧體而受到影響,而在同軸電纜的情況下,鐵氧體只會對電纜的外部參數(shù)有影響.
   因此,相鄰線路應(yīng)盡可能細,而上下排列的則相反(通常距離小于1.5mm/雙層板中環(huán)氧樹脂的厚度).布線應(yīng)使每條信號線和它的信號回路盡可能靠近(信號和電源布線均適用).如果傳輸線導(dǎo)體間耦合不夠,可采用鐵氧體磁環(huán).

(三)、IC的去耦

   通常IC僅通過電容來達到去耦的目的,因為電容并不理想,所以會產(chǎn)生諧振.在大于諧振頻率時,電容表現(xiàn)得象個電感,這就意味著di/dt受到了限制.電容的值由IC管腳間允許的電源電壓波動來決定,根據(jù)資深設(shè)計人員的實踐經(jīng)驗,電壓波動應(yīng)小于信號線最壞狀況下的噪聲容限的25%,下面公式可計算出每種邏輯系列輸出門電路的最佳去耦電容值:
  I=c·dV/dt
   表2給出了幾種邏輯系列門電路在最壞情況下信號線噪聲的容限,同時還給出每個輸出級應(yīng)加的去耦電容Cdec.的推薦值.

圖4:PCB上環(huán)路的輻射

   對快速邏輯電路來說,如果去耦電容含有很大串聯(lián)電感(這種電感也許是由電容的結(jié)構(gòu)、長的連接線或PCB的印制線路造成的),電容的值可能不再有用.這時則需要在盡可能靠近IC管腳的地方加入另外一個小陶瓷電容(100-100Pf),與"LF-"去耦電容并聯(lián).陶瓷電容的諧振頻率(包括到IC電源管腳的線路長度)應(yīng)高于邏輯電路的帶寬[1/(π.τr)],其中,τr是邏輯電路中電壓的上升時間.
   如果每個IC都有去耦電容,信號回路電流可選擇最方便的路徑,VEE或者VCC,這可以由傳送信號的線路和電源線路間的互耦來決定.
   在兩個去耦電容(每個IC一個)和電源線路形成的電感Ltrace之間,會形成串聯(lián)諧振電路,這種諧振只可以發(fā)生在低頻(<1MHz＝或諧振電路的Q值較低(<2＝的情況下.
   通過將高射頻損耗扼流線圈串聯(lián)在Vcc網(wǎng)絡(luò)和要去耦的IC中,可使諧振頻率保持在1MHz以下,如果射頻損耗太低可通過并聯(lián)或串聯(lián)電阻來補償(圖2).
   扼流線圈應(yīng)該總是采用封閉的內(nèi)芯,否則它會成為一個射頻發(fā)射器或磁場鐵感應(yīng)器.

例如:1MHz*1μHz    Z1=6.28Ω  Rs=3.14Ω     Q<2 Rp=12.56Ω

   大于諧振頻率時,"傳輸線"的特征阻抗Z0(此時將IC的阻抗看作電源負載)等于:Z0 =(Ltrace/Cdecoupling)的平方根

   去耦電容的串聯(lián)電感和連接線路的電感對射頻電源電流分配沒有多大影響,比如采用了一個1μH扼流線圈的情況.但它仍然會決定IC電源管腳間的電壓波動,表3給出了電源信噪容限為25%時,推薦的最大電感值Ltrace.根據(jù)圖2所建議的去耦方法,兩個IC間的傳輸線數(shù)量從3條減少到了1條(見圖3).
   因此,對每個IC采用適當?shù)娜ヱ罘椒?Lchoke+Cdec.電路塊間就只需定義一條傳輸線.
   對于τr<3ns的高速邏輯電路,與去耦電容串聯(lián)的全部電感必須要很低(見表3).與電源管腳串聯(lián)的50mm印制線路相當于一個50hH電感,與輸出端的負載(典型值為50pF)一起決定了最小上升時間為3.2ns.如要求更快的上升時間,就必須縮短去耦電容的引腳.長度(最好無引腳)并縮短IC封裝的引腳,例如可以用IC去耦電容,或最好采用將(電源)管腳在中間的IC與很小的3E間距(DIL)無引腳陶瓷電容相結(jié)合等方法來達到這一目的,也可以用帶電源層和接地層的多層電路板.另外采用電源管腳在中間的SO封裝還可得到進一步的改善.但是,使用快速邏輯電路時,應(yīng)采用多層電路板.

(四)、根據(jù)輻射決定環(huán)路面積

   無終點傳輸線的反射情況決定了線路的最大長度.由于對產(chǎn)品的EM輻射有強制性要求,因此環(huán)路區(qū)域的面積和線路長度都受到限制,如果采用非屏蔽外殼,這種限制將直接由PCB來實現(xiàn).
   注意:如果在異步邏輯電路設(shè)計中采用串聯(lián)端接負載,必須要注意會出現(xiàn)準穩(wěn)性,特別是對稱邏輯輸入電路無法確定輸入信號是高還是低,而且可能會導(dǎo)致非定義輸出情況.

圖3:正確的去耦電路塊.

   對于頻域中的邏輯信號,頻譜的電流幅度在超出邏輯信號帶寬(=1/π.τr)的頻率上與頻率的平方成反比.用角頻率表示,環(huán)路的輻射阻抗仍隨頻率平方成正比.因而可計算出最大的環(huán)路面積,它由時鐘速率或重復(fù)速率、邏輯信號的上升時間或帶寬以及時域的電流幅度決定.電流波形由電壓波形決定,電流半寬時間約等于電壓的上升時間.
  電流幅度可用角頻率(=1/π.τr)表示為:  I(f)=2.I. τr/T
其中: I=為時域電流幅度;T=為時鐘速率的倒數(shù),即周期;
     τr為電壓的上升時間,約等于電流半寬時間τH.
  從這一等式可計算出某種邏輯系列電路在某一時鐘速率下最大環(huán)路面積,表5給出了相應(yīng)的環(huán)路面積.最大環(huán)路面積由時鐘速率、邏輯電路類型(=輸出電流)和PCB上同時存在的開關(guān)環(huán)路數(shù)量n決定.
   如果所用的時鐘速率超過30MHz,就必須要采用多層電路板,在這種情況下,環(huán)氧樹脂的厚度與層數(shù)有關(guān),在60至300μm之間.只有當PCB上的高速時鐘信號的數(shù)量有限時,通過采用層到層的線路進行仔細布線,也可在雙層板上得到可以接受的結(jié)果.
   注意:在這種情況下,如采用普通DIL封裝,則會超過環(huán)路面積的限制,一定要有另外的屏蔽措施和適當?shù)臑V波.
   所有連接到其它面板及部件的連接頭必須盡可能相互靠近放置,這樣在電纜中傳導(dǎo)的共模電流就不會流入PCB電路中的線路,另外,PCB上參考點間的電壓降也無法激勵(天線)電纜.
  為避免這種共模影響,必須使靠近接頭的參考地和PCB上電路的接地層、接地網(wǎng)格或電路參考地隔開,如果可能,這些接地片應(yīng)接到產(chǎn)品的金屬外殼上.從這個接地片上,只有高阻器件如電感、電阻、簧片繼電器和光耦合器可接在兩個地之間.所有的接頭要盡可能靠近放置,以防止外部電流流過PCB上的線路或參考地.

(五)、電纜及接頭的正確選擇
   電纜的選擇由流過電纜的信號幅度和頻率成分決定.對于位于產(chǎn)品外部的電纜來說,如果傳送10kHz以上時鐘速率的數(shù)據(jù)信號,則一定要用到屏蔽(產(chǎn)品要求),屏蔽部分應(yīng)在電纜的兩端連接到地(金屬外殼產(chǎn)品),這樣能確保對電場和磁場都進行屏蔽.
   如果用的是分開接地,則應(yīng)連到"接頭地"而不是"電路地".
   如果時鐘速率在10kHz到1MHz之間,并且邏輯電路的上升時間盡可能保持低,將可以得到80%以上的光覆蓋或小于10Nh/m的轉(zhuǎn)移阻抗.如果時鐘速率超過1MHz時,就需要更好的屏蔽電纜.
   通常,除同軸電纜外,電纜的屏蔽不應(yīng)用作為信號回路.
   通過在信號輸入/輸出和地/參考點之間串入無源濾波器以減少射頻成分,可以不必采用高質(zhì)量屏蔽和相應(yīng)接頭.好的屏蔽電纜應(yīng)配備合適的連接頭.













高速PCB設(shè)計指南之三

第一篇   改進電路設(shè)計規(guī)程提高可測試性

    隨著微型化程度不斷提高,元件和布線技術(shù)也取得巨大發(fā)展,例如BGA外殼封裝的高集成度的微型IC,以及導(dǎo)體之間的絕緣間距縮小到0.5mm,這些僅是其中的兩個例子.電子元件的布線設(shè)計方式,對以后制作流程中的測試能否很好進行,影響越來越大.下面介紹幾種重要規(guī)則及實用提示.
   通過遵守一定的規(guī)程(DFT-Design for Testability,可測試的設(shè)計),可以大大減少生產(chǎn)測試的準備和實施費用.這些規(guī)程已經(jīng)過多年發(fā)展,當然,若采用新的生產(chǎn)技術(shù)和元件技術(shù),它們也要相應(yīng)的擴展和適應(yīng).隨著電子產(chǎn)品結(jié)構(gòu)尺寸越來越小,目前出現(xiàn)了兩個特別引人注目的問題:一是可接觸的電路節(jié)點越來越少;二是像在線測試(In-Circuit-Test)這些方法的應(yīng)用受到限制.為了解決這些問題,可以在電路布局上采取相應(yīng)的措施,采用新的測試方法和采用創(chuàng)新性適配器解決方案.第二個問題的解決還涉及

其實POWER  PCB超級好學(xué)的

好久沒來了,頂!!!

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