orcad 導出網表到allegro的方法
下面的方法,不保證能成功,但可試試

注意事項：
一.Capture原理圖的準備工作
1。Part的Pin的定義
為了能順利產生網絡表，必須對Part Pin的Name、Number和Type都要定義好，并且同一Part的Name和Number是不能重復的，只有當Pin Type為Power是Pin Name才允許相同
注意：如果一個零件的Power Pin有好幾種PinName，而不同的Pin Name的Pin要接相同的Net，如：Pin name為VDD但需要接到VCC,而且Pinname為VSS也要接到VCC，此時就必須對Capture里的零件Part做一些設定

2。Part的PCB Footprint的定義
在Edit-Properties中設定PCB Footprint
當然先的做好封裝庫,你可以把它們放在./symbols下，最好建立自己的庫目錄。


3。不同Part的Device設定必須不同
在DEVICE欄設定值，不同Part的值不能相同，或者干脆不命名生成網表時CAPTURE會自動命名，使用他的封裝，參數，還有其他的屬性給他聯合命名即類似
如:“CAP NP_0805_0.1U”這就是自動命名的結果

4。NC Pin 定義
有的時候工程師在建Capture零件的時候會把沒有連接Net的Pin省略，而這些Pin在Layout實際零件上是有的，針對這種情況需要對Capture里的零件Part做一下設定：
在Capture中雙擊Part進入Edit Properties新增一項NC Property
Property的Name需大寫 NC
在Value輸入零件的NC Pin

5。有些字符在導入網絡表時是不允許的,
例如: ‘ ！


導入過程
1.在Capture里執(zhí)行Create netlist 選擇Allegro，勾選Create Allegro Netlist，選擇輸出的路徑
注意：這里產生的Netlist 有好幾個文件，所以只要選擇路徑就可以了

2。在Allegro中執(zhí)行Import Logic選擇Cadence，點選Capture選擇Netlist路徑就了
畫好板子的機械外形，定義好route keepin 和package keepout以后，直接點擊file->import logic->，記住要選concept hdl，切記！別選capture，否則無法導入網表。
做完庫后，最好將*.psm、*.fsm、*.bsm、*.dra文件分類存放，這樣便于理出頭緒來，以后可以重復利用的。在user pereference里的design path里可以指定這些path。