3.4 可配置的電纜均衡/驅動器(Configurable CD/EQ)
可配置CD/EQ器件，是將CD器件和EQ器件集成在單顆芯片內，可通過外部電平信號選擇芯片的工作模式，即CD模式或EQ模式。
如Gennum GS3490 (Configurable Adaptive Cable Equalizer/Cable Driver)，是半雙工（分時復用）、雙向可配置CD/EQ器件，通過外部引腳配置，實現(xiàn)基于單個BNC接頭進行SDI接收或發(fā)送。
還有Gennum GS3590 (Configurable 3G-SDI Reclocking Adaptive Cable Equalizer/Cable Driver)和Gennum GS12090 (Configurable 12G UHD-SDI Reclocking Adaptive Cable Equalizer/Cable Driver)等器件。
3.5 重定時器/時鐘恢復器(Reclocker)
SDI重定時器是用來自動檢測輸入信號類型，調整自身的PLL和CDR電路而恢復和整形出低抖動的時鐘，再重新定時發(fā)送出接收到的SDI信號，以降低SDI信號的抖動。雖然均衡器也可以降低SDI信號的抖動，但它和重定時器是兩種完全不同的器件，兩者不可相互替代。均衡器的作用是通過增加高頻增益使傳輸線的頻率響應曲線趨于平坦來改善時域中的眼圖和信號抖動，而重定時器則是通過PLL和CDR來抑制和降低累加噪聲。如果SDI傳輸線很長或者傳輸過程中被其他噪聲干擾惡化，僅有均衡器還不足以改善信號的質量，此時在均衡器輸出端再串接一個重定時器是一個理想的提高SDI信號質量的方案。
GS2986, 3G-SDI Quad-input Reclocker;
GS12141, 12G UHD-SDI Reclocking Adaptive Cable Equalizer.
3.6 SDI發(fā)送器/串化器(SDI Transmitters/Serializers)
SDI串化器主要用于攝像機等視頻采集前端設備，視頻信號被采集后經過同軸電纜傳輸出去，應用架構如下：
在SDI串化器方案的硬件設計中，CPU是選擇DSP/ASIC/ASSP還是FPGA？一般情況下，對預期有較小出貨量、硬件設計需要跟隨市場變化的場合，更青睞FPGA；而DSP/ASIC/ASSP由于專用而不夠靈活，更適合對預期有較大出貨量、硬件設計基本不做大修改的場合。有些FPGA芯片（如Xilinx Spartan6系列和Altera Cyclone4系列）都有低成本集成SDI SerDes，只需配電纜均衡器EQ，電纜驅動器CD即可滿足要求。
從CPU到SDI Serializers，通常為BT1120接口（如Gennum GS2972），也有LVDS接口（如 TI LMH0340）。
Gennum GS2972, 3G/HD/SD-SDI Serializer with Complete SMPTE digital video processing, Integrated Cable Driver, Integrated Audio Embedder for up to 8 channels of 48kHz audio. It provides a complete transmit solution at 2.970Gb/s, 2.970/1.001Gb/s, 1.485Gb/s, 1.485/1.001Gb/s or 270Mb/s.
具體芯片使用參考設計不再贅述，請參考芯片手冊SDI Transmitters(Serializers)\GS2972_Datasheet.pdf
3.7 SDI接收器/解串器(SDI Receivers/Deserializers)
Gennum GS2971, 3G/HD/SD-SDI Receiver with Complete SMPTE digital video processing, Integrated Adaptive Cable Equalizer, Integrated Reclocker with low phase noise, integrated VCO, Integrated audio clock generator and audio de-embedder for 8 channels of 48kHz audio.
4 電源及外部元件設計建議
SDI對眼圖、抖動、噪聲等有嚴格要求，低噪聲底紋波電源設計方案對SDI信號鏈路非常重要。從圖 5 SDI CD的應用電路可以看出，電源VCC_3V3通過75R端接電阻與SDI輸出端直接相連，因此電源上的任何噪聲和紋波都會直接耦合到信號輸出端。SMPTE規(guī)范了SDI信號輸出電壓幅度典型值是800mVPP，一個3G SDI信號經過200米的同軸電纜傳輸后最多可以被衰減50dB，而低頻的電源噪聲和紋波在經過較長的電纜后幾乎沒有衰減，這意味著 SDI信號擺幅在經過較長的電纜傳輸后可以低至幾mV，這與電源噪聲和紋波已非常接近，此時電源將大大惡化SDI的信噪比。因此，電源噪聲和紋波必須很低，建議采用低噪聲LDO（如 TI LP3878）給所有SDI器件供電，而不是直接采用DC/DC器件。
另外，外部端接電阻最好采用±1%精度阻值；外部阻抗匹配網絡最好選用高Q值射頻(RF)電容電感，因普通電容電感在高頻下的容值或感值與標稱值相差甚遠，會導致實際阻抗與目標阻抗75?相差甚遠。
5 PCB布局布線等建議
SDI方案硬件電路布局布線的核心是，最小化SDI信號鏈路上各元器件及PCB走線等引起的75?受控阻抗SDI信號線的阻抗失配程度。
5.1 回波損耗
由于SDI信號速率越來越高，因而其信號路徑需安裝高頻電路的設計方法處理，否則無法得到高質量的傳輸性能。SMPET協(xié)會制定的SDI信號回波損耗的指標要求，如圖 9所示。為滿足這個指標，我們必須精心設計以保證SDI傳輸路徑的阻抗連續(xù)性，尤其在BNC連接器的選擇、傳輸線纜的選擇、原理圖參數(shù)設計、PCB布局設計、合適的SDI器件選擇上，需特別注意。
圖 9 SMPTE規(guī)定的回波損耗指標
現(xiàn)實中，由于SDI傳輸路徑上的阻抗不連續(xù)，任何輸入輸出信號都會被輸入或者輸出端反射一部分，反射波會與正向波疊加而惡化正向波形，因此我們必須設計好整個鏈路的阻抗匹配以降低反射，在高速信號中尤為重要。
回波損耗（Return Loss）或者 S11/S22(S參數(shù))是用來定義回波損耗大小的指標，其中 S11/S22是反射功率與正向功率的比值，它們與輸入輸出阻抗的對應關系如下：
回波損耗與 S11 的關系如下：
其中，Z0 是傳輸線的特征阻抗。
從上述公式中可以看出，回波損耗完全由輸入輸出阻抗與傳輸線特征阻抗是否匹配決定。除了要使用正確的匹配元器件值，高質量的PCB走線對阻抗匹配也至關重要，因為信號走線上寄生的電感電容會影響阻抗，不適當?shù)倪^孔、拐彎、線寬等都會影響SDI傳輸路徑上阻抗的連續(xù)性。
5.2 建議
1，選用高質量的BNC接口，最大程度保證其具有75?的阻抗要求；同時，設計使用75?受控阻抗BNC封裝（參考下文5.3節(jié)），BNC接口廠商通常會推薦較好的封裝形式。
另外注意，原理圖設計時，BNC接口的外殼（SDI同軸線纜的屏蔽層）必須接地，否則SDI信號無法正確傳輸。
2，影響輸入回波損耗(Input Return Loss, IRL)和輸出回波損耗(Output Return Loss, ORL)的元件，即阻抗匹配網絡（5.6nH或6.8nH電感與75?電阻并聯(lián)）等，都選用0402或更小封裝的阻容感元件（焊盤約20*25mil），盡量靠近EQ/CD等IC引腳放置，且75?受控阻抗單端信號微帶線（簡稱SDI信號線）的線寬宜在15-25mil之間，即接近元件焊盤寬度，以此將阻抗失配程度降到最低。
可在PCB疊層中，通過調整75? SDI信號線或100?差分線到GND參考平面的距離來調整對應的走線寬度，參考圖 10。
3，阻抗匹配網絡選用高Q值的射頻(RF)電容和射頻信號電感（因普通電容電感在高頻下的容值或感值與標稱值相差甚遠，會導致實際阻抗與目標阻抗75?相差甚遠），電阻都選用±1%精度的。
4，EQ/CD等模塊電路與貼片BNC接口在PCB Top和Bottom層上同層放置，以保證SDI信號線上無過孔；EQ/CD等模塊電路與插件BNC接口在PCB Top和Bottom層上鏡像放置，以減少SDI信號線上的殘樁(stub)，減小寄生電容，從而減小阻抗的下降。
5，特別注意，EQ器件的輸入信號，當做單端信號，各自做75?阻抗匹配處理；其輸出到SDI解串器芯片的信號，做差分信號100?阻抗匹配處理。CD器件的處理方法剛好相反，其輸入為差分信號，做100?阻抗匹配處理；輸出當做單端信號，各自做75?阻抗匹配處理。
6，PCB Layout時，EQ器件的輸入回波損耗元件，包括交流耦合電容，都靠近器件輸入引腳放置，不靠近BNC接口放置；EQ器件輸出端的交流耦合電容，應靠近EQ器件輸出引腳放置。CD器件的輸出回波損耗元件，包括交流耦合電容，都靠近芯片輸出引腳放置，不靠近BNC接口放置；另外，CD器件輸入端的交流耦合電容，應該是靠近SDI串化器芯片引腳放置，而不靠近CD器件輸入引腳。
總之，各類交流耦合電容PCB Layout原則是，靠近信號的輸出引腳，使信號輸出芯片，即將直流成分隔離。
7，選擇支持75?單端線和100?松耦合差分線的PCB疊層，并控制相應的走線阻抗為75?±10%和100?±10%。如圖 10所示，100?差分線可直接參考Layer2 GND平面，75?單端線可參考Layer4中的金屬孤島，此時需要將金屬孤島上方Layer2和Layer3對應區(qū)域做凈空/禁止覆銅處理。
圖 10 75?單端線和100?差分線獨立參考地的疊層示例
8，SDI信號線（從CD器件輸出引腳到BNC接口，從BNC接口到EQ器件輸入引腳）盡可能短且直，或采用弧形走線；當采用差分輸出時，SDO_P和SDO_N必須對稱、等長、等阻抗。短線具有更小的寄生電容電感值，對阻抗的影響更??；線長相對于信號波長越短，反射波對正向波/入射波的影響越小。因會改變線寬，導致阻抗不連續(xù)，從而導致反射，故而避免直角或銳角走線等原則對此依然適用。
5.3 受控阻抗BNC封裝的設計
圖 11 設計良好的通孔BNC封裝頂層視圖
如前文所述，“SDI方案硬件電路布局布線的核心是，最小化SDI信號鏈路上各元器件等引起的75?受控阻抗SDI信號線的阻抗失配程度。”該原則依然適用于BNC封裝的設計，即最小化BNC封裝設計引入的寄生電容，從而最小化由BNC封裝引起的SDI信號鏈路上75?阻抗的失配程度。
1 內電層（內部地和電源平面）與通孔BNC封裝的信號引腳間留出265mil直徑的間隙，用禁止覆銅實現(xiàn)。其一，能夠避免該信號引腳通孔在內電層短路的風險；其二，能夠將該信號引腳通孔的寄生電容最小化，從而避免引起阻抗的較大跌落（BNC信號引腳通孔60mil直徑，與內電層間距為20mil，最嚴重的情況是，該通孔的阻抗從75?跌落到40?）。
2 信號引腳的68mil焊盤比48mil鉆孔尺寸大20mil，且設計在Bottom層。
3 信號引腳的68mil焊盤與GND金屬覆銅間，留出65mil的間隙。
5.4 阻抗匹配網絡中電感的作用
6 總結
本文簡述了SDI信號鏈路上各功能單元的構成，參與SDI器件的主要制造商，以及SDI相關產品；以實際應用電路為例，介紹了SDI信號鏈路上EQ、CD、SERDES等器件的應用，并總結了它們在應用中需要注意的器件選型問題、電源設計問題和PCB Layout設計問題，對SDI信號鏈路上各模塊的設計應用具有一定的參考價值。
附1 參考資料
https://www.sohu.com/a/143683025_465219
AN1972 SDI電路布局布線面臨的挑戰(zhàn).pdf