PLL(Phase Locked Loop)： 為鎖相回路或鎖相環(huán)，用來統(tǒng)一整合時(shí)鐘信號，使高頻器件正常工作，如內(nèi)存的存取資料等。PLL用于振蕩器中的反饋技術(shù)。 許多電子設(shè)備要正常工作，通常需要外部的輸入信號與內(nèi)部的振蕩信號同步。一般的晶振由于工藝與成本原因，做不到很高的頻率，而在需要高頻應(yīng)用時(shí)，由相應(yīng)的器件VCO，實(shí)現(xiàn)轉(zhuǎn)成高頻，但并不穩(wěn)定，故利用鎖相環(huán)路就可以實(shí)現(xiàn)穩(wěn)定且高頻的時(shí)鐘信號。
鎖相環(huán)路是一種反饋控制電路，簡稱鎖相環(huán)（PLL,Phase-Locked Loop）。鎖相環(huán)的特點(diǎn)是：利用外部輸入的參考信號控制環(huán)路內(nèi)部振蕩信號的頻率和相位。因鎖相環(huán)可以實(shí)現(xiàn)輸出信號頻率對輸入信號頻率的自動跟蹤，所以鎖相環(huán)通常用于閉環(huán)跟蹤電路。鎖相環(huán)在工作的過程中，當(dāng)輸出信號的頻率與輸入信號的頻率相等時(shí)，輸出電壓與輸入電壓保持固定的相位差值，即輸出電壓與輸入電壓的相位被鎖住，這就是鎖相環(huán)名稱的由來。鎖相環(huán)通常由鑒相器（PD,Phase Detector）、環(huán)路濾波器（LF,Loop Filter）和壓控振蕩器（VCO,Voltage Controlled Oscillator）三部分組成，鎖相環(huán)組成的原理框圖如圖1所示:
鎖相環(huán)中的鑒相器又稱為相位比較器，它的作用是檢測輸入信號和輸出信號的相位差，并將檢測出的相位差信號轉(zhuǎn)換成uD（t）電壓信號輸出，該信號經(jīng)低通濾波器濾波后形成壓控振蕩器的控制電壓uC（t），對振蕩器輸出信號的頻率實(shí)施控制。
主要特點(diǎn)：
1）鎖定是無剩余頻差；
2）具有良好的窄帶載波跟蹤性能；
3）具有良好的寬帶調(diào)制跟蹤性能；
4）門限性能好；
5）易于集成。
鎖相環(huán)是一種反饋電路，其作用是使得電路上的時(shí)鐘和某一外部時(shí)鐘的相位同步。PLL通過比較外部信號的相位和由壓控晶振（VCXO）的相位來實(shí)現(xiàn)同步的，在比較的過程中，鎖相環(huán)電路會不斷根據(jù)外部信號的相位來調(diào)整本地晶振的時(shí)鐘相位，直到兩個(gè)信號的相位同步。在數(shù)據(jù)采集系統(tǒng)中，鎖相環(huán)是一種非常有用的同步技術(shù)，因?yàn)橥ㄟ^鎖相環(huán)，可以使得不同的數(shù)據(jù)采集板卡共享同一個(gè)采樣時(shí)鐘。因此，所有板卡上各自的本地80MHz和20MHz時(shí)鐘的相位都是同步的，從而采樣時(shí)鐘也是同步的。因?yàn)槊繅K板卡的采樣時(shí)鐘都是同步的，所以都能嚴(yán)格地在同一時(shí)刻進(jìn)行數(shù)據(jù)采集。
通過鎖相環(huán)同步多塊板卡的采樣時(shí)鐘所需要的編程技術(shù)會根據(jù)您所使用的硬件板卡的不同而不同。對于基于PCI總線的產(chǎn)品（M系列數(shù)據(jù)采集卡，PCI數(shù)字化儀等），所有的同步都是通過RTSI總線上的時(shí)鐘和觸發(fā)線來實(shí)現(xiàn)的；這時(shí)，其中一塊版板卡會作為主卡并且輸出其內(nèi)部時(shí)鐘，通過RTSI線，其他從板卡就可以獲得這個(gè)用于同步的時(shí)鐘信號，對于基于PXI總線的產(chǎn)品，則通過將所有板卡的時(shí)鐘于PXI內(nèi)置的10MHz背板時(shí)鐘同步來實(shí)現(xiàn)鎖相環(huán)同步的。
簡單的PLL由頻率基準(zhǔn)、相位檢波器、電荷泵、環(huán)路濾波器和壓控振蕩器（VCO）組成。基于PLL技術(shù)的頻率合成器將增加兩個(gè)分頻器：一個(gè)用于降低基準(zhǔn)頻率，另一個(gè)則用于對VCO進(jìn)行分頻。而且，將相位檢波器和電荷泵組合在一個(gè)功能塊中也很容易，以便進(jìn)行分析。簡單的PLL上所增設(shè)的這些數(shù)字分頻器電路實(shí)現(xiàn)了工作頻率的輕松調(diào)節(jié)。處理器將簡單地把一個(gè)新的分頻值“寫入”到位于PLL中的寄存器中，更新VCO的工作頻率，并由此改變無線設(shè)備的工作信道。
PLL是作為閉環(huán)控制系統(tǒng)工作，用于比較基準(zhǔn)信號與VCO的相位。增設(shè)基準(zhǔn)和反饋分頻器的頻率合成器負(fù)責(zé)比較兩個(gè)由分頻器的設(shè)定值調(diào)節(jié)相位。該相位比較在相位檢波器中完成，在大多數(shù)系統(tǒng)中，這種相位檢波器是一個(gè)相位和頻率檢波器。該相位-頻率檢波器生成一個(gè)誤差電壓，此誤差電壓在±2π的相位誤差范圍內(nèi)近似為線性，并在誤差大于±2π的情況下保持恒定。相位-頻率比較器所采用的這種雙模式操作可生成針對大頻率誤差（比如，當(dāng)PLL在上電期間起動時(shí)）的較快的PLL鎖定時(shí)間，并避免被鎖定于諧波之上。
VCO利用調(diào)諧電壓生成一個(gè)頻率。VCO可以是模塊、IC，也可由分立元件來制成。一個(gè)位于MAX2361發(fā)送器IC內(nèi)部的、采用有源元件制作的VCO。諧振回路和變?nèi)荻O管是外置的，使得設(shè)計(jì)工程師能夠?qū)F（中頻）LO（本機(jī)振蕩器）進(jìn)行獨(dú)特的規(guī)定，以便對特定的無線電頻率方案提供支持。
--- 環(huán)路濾波器對由相位-頻率檢波器的電荷泵所產(chǎn)生的電流脈沖進(jìn)行積分，以生成施加于VCO的調(diào)諧電壓。傳統(tǒng)的做法是使來自環(huán)路濾波器的調(diào)諧電壓升高（變?yōu)楦蟮恼担允筕CO的相位超前并提高VCO的頻率。環(huán)路濾波器可以采用諸如電阻器和電容器等無源元件來實(shí)現(xiàn)，也可采用一個(gè)運(yùn)算放大器。環(huán)路濾波器的時(shí)間常數(shù)以及VCO、相位檢波器和分頻器的增益將設(shè)定PLL帶寬。PLL帶寬決定了瞬態(tài)響應(yīng)、基準(zhǔn)寄生電平和噪聲濾波特性。在PLL帶寬之內(nèi)，頻率合成器輸出端上的相位噪聲主要是相位檢波器相位噪聲；而在PLL帶寬之外，輸出相位噪聲則主要源自VCO相位噪聲。
--- 頻率合成器PLL基準(zhǔn)輸入是一個(gè)穩(wěn)定、無干擾的恒定頻率信號。在大多數(shù)無線電設(shè)備中都采用了某種形式的晶體振蕩器，原因是其相位噪聲非常低，而且其頻率穩(wěn)定并進(jìn)行了精確的規(guī)定。PLL將對該基準(zhǔn)進(jìn)行分頻，以提供一個(gè)用于相位-頻率檢波器的較低頻率。這一較低的頻率將設(shè)定用于檢波器的比較率，并通過使反饋分頻器設(shè)定值以“1”的幅度遞增的方法來設(shè)立可行的最小頻率步進(jìn)。這變成了合成器的頻率分辨率（即頻率步長），它應(yīng)該等于或小于正在設(shè)計(jì)之中的無線電系統(tǒng)的信道間隔。利用由反饋分頻器按比例縮小的VCO的輸出，相位檢波器和環(huán)路濾波器生成了一個(gè)調(diào)諧電壓。
輸入信號－> 鑒相器 －> 低通濾波器 －> 壓控振蕩器－> 輸出信號。鑒相器有兩個(gè)輸入，分別是輸入信號和壓控振蕩器的輸出信號，在二者相位差和頻率差不是很大的情況下，鑒相器的輸出與兩輸入信號之差成正比，鑒相器的輸出為模擬信號，其通過低通濾波器慮除高頻雜波，后進(jìn)入壓控振蕩器，壓控振蕩器的輸出頻率隨其輸入電壓的改變而改變。PLL實(shí)際上是一負(fù)反饋系統(tǒng)，只要輸入信號在正常范圍內(nèi)，輸出信號在“一定時(shí)間內(nèi)”都能跟上。輸入信號發(fā)生變化后，輸出信號跟蹤輸入信號的過程稱之為捕獲；輸出信號跟蹤完畢時(shí)稱之為鎖定；輸入信號變化過快導(dǎo)致輸出信號無法跟蹤時(shí)稱為失鎖。通過PLL可以方便實(shí)現(xiàn)N倍頻，原理如下：
輸入信號－> 鑒相器 －> 低通濾波器 －> 壓控振蕩器－> 輸出信號
^|______N分頻器______________|
此外，可以實(shí)現(xiàn)小數(shù)倍頻，原理如下：
輸入信號－> 鑒相器 －> 低通濾波器 －> 壓控振蕩器－> 輸出信號
^|________N分頻器/N+1分頻_________|
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|------ 模式控制 ――---------> |
模式控制模塊可以選擇分頻器處于N分頻器還是N+1分頻，若通過模式控制模塊實(shí)現(xiàn)
10個(gè)clk中有9個(gè)clk為N分頻，1個(gè)clk為N+1分頻，則實(shí)際輸出信號頻率為（N+0.1）×
輸入頻率。
PLL電路本質(zhì)是模擬電路，與ARM內(nèi)核的數(shù)字電路截然不同，故在CPU中處于獨(dú)立地
位，另外很多CPU的PLL供電為單獨(dú)供電，且對PLL供電質(zhì)量要求較高。