剛接觸FPGA的時候，肯定有很多小伙伴被繁多的IO標準所困擾過，那本文就完整系統(tǒng)的闡述下FPGA上各個接口標準的定義，以及是怎么去應用的。
一、 Low-Voltage TTL (LVTTL)
LVTTL是用于3.3 V，2.5V或者更低電壓的應用通用標準(EIA/JESD8-B)。它基于LVTTL輸入buffer和推挽輸出buffer。一般來說，F(xiàn)PGA_IO在配置為LVTTL時，可以配置不同的輸出能力，一般范圍為8-20mA。
二、 Low-Voltage CMOS (LVCMOS)
LVCMOS是一種基于CMOS晶體管實現(xiàn)的通用標準。電平標準分別有 LVCMOS12/15/18/25/33。值得注意的是，LVTTL不能驅(qū)動LVCMOS輸入。
三、 Stub Series Terminated Logic (SSTL)
STUB SERIES TERMINATED LOGIC，短截線串聯(lián)端接邏輯。該標準專門針對高速內(nèi)存(特別是SDRAM)接口。有多個電平標準：
• SSTL25I—SSTL Class I-standard with VDDI (nominal) = 2.5 V
• SSTL25II—SSTL Class II-standard with VDDI (nominal) = 2.5 V
• SSTL18I—SSTL Class I-standard with VDDI (nominal) = 1.8 V
• SSTL18II—SSTL Class II-standard with VDDI (nominal) = 1.8 V
• SSTL15I—SSTL Class I-standard with VDDI (nominal) = 1.5 V
• SSTL15II—SSTL Class II-standard with VDDI (nominal) = 1.5 V
• SSTL135I—SSTL Class I-standard with VDDI (nominal) = 1.35 V
• SSTL135II—SSTL Class II-standard with VDDI (nominal) = 1.35 V
SSTL25是由JEDEC（JESD8-9B ）標準定義的，應用于DDR SDRAM和DDR1存儲接口。
SSTL18是由JEDEC（JESD8 ）標準定義的，應用于DDR2 SDRAM存儲接口。
SSTL15應用于DDR3存儲接口，SSTL1353應用于DDR3L存儲接口。
四、 High-Speed Transceiver Logic (HSTL)
HSTL是一種技術(shù)獨立的數(shù)字集成電路接口標準，為了實現(xiàn)電壓擴展和技術(shù)獨立I/O結(jié)構(gòu)而開發(fā)的。信號電平范圍在0-1.5V之間，可以是單端或者差分。這個標準用于高達1.267 GHz的數(shù)據(jù)交換能力的內(nèi)存總線接口。
五、 High-Speed Unterminated Logic (HSUL)
HSUL按照JEDEC標準JESD8-22的規(guī)定，是LPDDR2和LPDDR3內(nèi)存總線的標準。
六、 Pseudo Open Drain (POD)
POD標準適用于DDR4、DDR4L和LLDRAM3的應用接口。JESD8-20A標準定義。
七、 Low-Voltage Differential Signal (LVDS)
低壓差分信號(ANSI/TIA/EIA-644)是一種高速、差分I/O標準。信號線之間的電壓擺幅為350mV。傳輸速率可以達到155Mbps以上。由于電壓信號幅度較低，而且采用恒流源模式驅(qū)動，故只產(chǎn)生極低的噪聲，消耗非常小的功率，甚至不論頻率高低功耗都幾乎不變。此外，由于LVDS以差分方式傳送數(shù)據(jù)，所以不易受共模噪音影響。需要注意正負信號線之間的100Ω端接。
八、 Reduced-Swing Differential Signal (RSDS)
RSDS reduced swing differential signal 低擺幅差分信號。一種類似LVDS的信號標準。只不過電壓擺幅更小為±200mV并且電壓擺幅可調(diào)（LVDS信號電壓擺幅為±350mV，不可調(diào)），一個驅(qū)動差分線對的電流源組成，電流為2mA(LVDS電流為3.5mA），電流更小、功率更低，所以稱為：微擺幅差分信號，和LVDS信號相比有更優(yōu)越的性能（包括加速性能、低功耗以及低EMI）。
我是貍花貓，樂忠與廣大電子人共同分享有趣的電子創(chuàng)作，踩坑經(jīng)驗！
