大家好，我是廣元兄。很高興和大家分享信號完整性的相關(guān)知識。希望大家點贊，分享。有什么問題加微交流學習，微信號【SI_Basic】。
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主流的仿真軟件中，大概是在四五年前看到過這本書，也是了解Sigrity看的第一本書。
01
前面部分的基礎(chǔ)知識，基礎(chǔ)知識如反射，串擾，匹配等，和之前所說大體相同。簡單說說兩個知識點：
兩個轉(zhuǎn)折頻率點分別對應(yīng)1/πd和1/πtr（d是半周期，tr是邊沿時間）
從1/πtr轉(zhuǎn)折頻率開始，頻譜的諧波分量是按1/f^2下降的，也就是-40dB/dec（-40分貝每十倍頻，即每增大十倍頻率，諧波分量減小100倍）。
0.5/Tr 相對保守與嚴格，用于EMI工程方向，0.35/Tr 用于信號完整性互連的預(yù)估。
這個和先前《信號完整性分析與設(shè)計》書里給出的經(jīng)驗相符。但個人還是比較傾向于前文說的示波器對應(yīng)轉(zhuǎn)折點由來的說法。前文參考：從BW= 0.35/Tr 怎么推導(dǎo)來的說起
02
電源完整性設(shè)計原理與仿真相關(guān)基礎(chǔ)理論，就現(xiàn)在來看也還是實用的。主要考量分析的方向的三個部分：頻域（AC阻抗&平面諧振），時域（電源噪聲），直流（IR Drop&電熱混合）。
CMOS反相器給出電壓波動的解釋，一個是電源噪聲，一個是地彈（多個器件I/O造成SSN）。
電流從VCC上端流入，流經(jīng)上面第一個封裝電感，經(jīng)過開關(guān)A，經(jīng)終端電阻后流入傳輸線。t2時刻，電流瞬間經(jīng)過封裝電感時，將在節(jié)點V1處出現(xiàn)電壓噪聲△V。開關(guān)B導(dǎo)通時，傳輸線、地平面、下面封裝電感形成一個環(huán)路，t3時刻，當電流經(jīng)過開關(guān)B瞬間，會在節(jié)點G1處產(chǎn)生地彈噪聲△V。
在一塊摻雜濃度較低的P型半導(dǎo)體硅襯底上，用半導(dǎo)體光刻、擴散工藝制作兩個高摻雜濃度的N+區(qū)，并用金屬鋁引出兩個電極，分別作為漏極D和源極S。然后在漏極和源極之間的P型半導(dǎo)體表面復(fù)蓋一層很薄的二氧化硅(Si02)絕緣層膜，在這個絕緣層膜上裝上一個鋁電極，作為柵極G。這就構(gòu)成了一個N溝道(NPN型)增強型MOS管。顯然它的柵極和其它電極間是絕緣的。
看到耦合電容容值范圍部分，想起之前面試，有公司問過：PDN提取頻率范圍是多少？為什么有的選擇在百兆之內(nèi)？
文中除了給出電容裝配形式的回路電感比較。還給出不同容值的諧振頻率：電解電容容值470μF，自諧振頻率232KHz，容值100nF，自諧振頻率約為26MHz。
上圖為某設(shè)計規(guī)范給出所用電源所需電容的推薦容值與個數(shù)，容值都是在470μF和100nF涵蓋的范圍之內(nèi)。
所以才有芯片上的電容適用吉赫茲級別，封裝上的電容適用兆赫茲級別，板級上的電容適用百兆之內(nèi)，VRM適用于千赫茲，當然VRM還要保證輸出電壓紋波很小的輸出電壓，所以才有在VRM附近并聯(lián)幾個大容值電容。
還有個問題，需要再強調(diào)一下：
同容值電容并聯(lián)自諧振頻率點不變，阻抗（容性&感性）變?。?/strong>
不同容值電容并聯(lián)會出現(xiàn)反諧振點，阻抗總體會變小，這也是PDN出問題的常規(guī)手段，加不同容值的電容。
03
書中其他的部分，不管是XcitePI 提取芯片設(shè)計參數(shù)，還是PowerSI提取封裝設(shè)計和PCB設(shè)計參數(shù)，分別提取每個部分模型，再用SystemSI建立一個仿真系統(tǒng)，書中大部分內(nèi)容都是以實例來進行分析講解。適合了解協(xié)同設(shè)計系統(tǒng)的層面信息，適合了解EDA軟件構(gòu)建理論信息。從系統(tǒng)的方向給你指路，這是一條理論到實踐之路，一步一步看著是很慢，實際上是最快的。
此時想來，信號完整性的工作也在不斷進化與更新。從最初嚴格遵照設(shè)計規(guī)范到有理論分析得到簡單經(jīng)驗規(guī)則設(shè)計；從最簡單的模塊搭建到嘗試SI/PI協(xié)同仿真；從消費類產(chǎn)品到高速產(chǎn)品，甚至于到各種不同信號產(chǎn)品；從單板的高速電路設(shè)計到芯片/封裝/電路板多板的協(xié)同設(shè)計……
想起學生時代掛在墻上的一句話：不積硅步無以至千里。很長一段時間，都不知道這個硅 kuǐ怎么讀。
所以，書還是得看，認真看。