IIC是串行總線，只用到兩個(gè)線，應(yīng)用非常廣泛，本文介紹IIC的軟件協(xié)議及硬件相關(guān)知識(shí)。
一、IIC概述
1. IIC定義
IIC總線是由Philips公司開發(fā)的一種簡單、雙向二線制同步串行總線，IIC只需要兩根線進(jìn)行通信，SDA和SCL，SDA叫串行數(shù)據(jù)線，SCL為串行時(shí)鐘線。
2. IIC基本知識(shí)點(diǎn)
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- SDA傳輸高位先傳（MSB），每次傳輸8bit（1個(gè)字節(jié)），每個(gè)字節(jié)后面接1位ACK/NACK位，不管是傳輸?shù)刂愤€是數(shù)據(jù)；
- 支持多主控（同一時(shí)間點(diǎn)只有一個(gè)主控）；
- 連接到總線的從設(shè)備都有一個(gè)獨(dú)立的ADDRESS（7bit），用來主機(jī)識(shí)別從機(jī)設(shè)備；
- 總線空閑需要上拉至高電平，硬件I2C時(shí)，需要外接上拉電阻，模擬I2C時(shí)，單片機(jī)的IO口需要默認(rèn)輸入或（高阻），或者是輸出高電平；
- SDA和SCL總線是“線與”關(guān)系，任意器件輸出低電平，總線都會(huì)變?yōu)榈碗娖健?/li>
- 多個(gè)主機(jī)同時(shí)使用總線時(shí)，需要用“仲裁”方式?jīng)Q定哪個(gè)設(shè)備占用總線，不然數(shù)據(jù)沖突；
3. IIC速率
IIC有三種速率模式，標(biāo)準(zhǔn)、快速以及高速模式，對(duì)應(yīng)速率如下所示：
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- 標(biāo)準(zhǔn)模式：100Kbit/s
- 快速模式：400Kbit/s
- 高速模式：3.4Mbit/s
二、IIC軟件時(shí)序
1. 起始和結(jié)束信號(hào)
起始和結(jié)束信號(hào)都是由主機(jī)產(chǎn)生，對(duì)起始和結(jié)束有如下的定義：
- 起始信號(hào)：SCL為高時(shí)，SDA由1變?yōu)?
- 結(jié)束信號(hào)：SCL為高時(shí)，SDA由0變?yōu)?
IIC起始信號(hào)和結(jié)束信號(hào)
2. 數(shù)據(jù)的位傳輸
SCL的高低電平?jīng)Q定了SDA的數(shù)據(jù)有效性，有如下規(guī)定：
- SCL=0時(shí)，SDA改變數(shù)據(jù)有效。
- SCL=1時(shí)，SDA需要保持穩(wěn)定，傳輸數(shù)據(jù)。
IIC數(shù)據(jù)位傳輸
3. 從機(jī)處理中斷程序
如果從機(jī)需要處理一個(gè)中斷程序，才能接收上一個(gè)或者發(fā)送下一個(gè)完整的字節(jié)，從機(jī)可以拉低SCL，圖中紅色所示，迫使主機(jī)進(jìn)入Wait狀態(tài)，從機(jī)準(zhǔn)備好之后，釋放SCL，數(shù)據(jù)傳輸繼續(xù)進(jìn)行。
從機(jī)處理中斷程序
4. ACK和NACK
傳輸完8位數(shù)據(jù)后，第9位代表應(yīng)答/非應(yīng)答信號(hào)，拉低SDA代表應(yīng)答，每個(gè)字節(jié)后面都有一個(gè)應(yīng)答/非應(yīng)答信號(hào)，不管傳輸?shù)氖堑刂愤€是數(shù)據(jù)。
主機(jī)接收數(shù)據(jù)的過程中，等數(shù)據(jù)接收完畢，主機(jī)會(huì)向從機(jī)發(fā)送一個(gè)非應(yīng)答信號(hào)，告訴從機(jī)不要發(fā)送了，再發(fā)送一個(gè)停止信號(hào)，釋放總線結(jié)束通信。
5. 主機(jī)發(fā)送數(shù)據(jù)流程
?1、主機(jī)檢測(cè)到總線空閑（SDA和SCL為高），發(fā)送一個(gè)起始信號(hào)
2、主機(jī)發(fā)送一個(gè)命令字節(jié)（7位地址+R/W讀寫位），此時(shí)R/W=0（R/W=0為寫，R/W=1為讀）
3、從機(jī)收到命令字節(jié)后，向主機(jī)發(fā)送ACK信號(hào)
4、主機(jī)收到從機(jī)的ACK信號(hào)后，發(fā)送第一個(gè)字節(jié)數(shù)據(jù)
5、從機(jī)收到主機(jī)的數(shù)據(jù)后，發(fā)送一個(gè)ACK信號(hào)
6、主機(jī)收到從機(jī)的ACK信號(hào)后，再發(fā)送下一字節(jié)數(shù)據(jù)
7、主機(jī)發(fā)送最后一個(gè)字節(jié)，并且收到從機(jī)的ACK后，主機(jī)再發(fā)送一個(gè)停止信號(hào)，結(jié)束通信，釋放總線；從機(jī)收到停止信號(hào)后，也退出總線的通信。
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主機(jī)放數(shù)據(jù)流程
對(duì)于主機(jī)發(fā)送數(shù)據(jù)的流程，有如下幾點(diǎn)需要特別注意：
?1、主機(jī)是通過發(fā)送地址碼與從機(jī)建立通信，其他從設(shè)備也收到了地址碼，因?yàn)榕c自身的地址碼不一樣，退出總線通信；
2、主機(jī)的一次發(fā)送通信，發(fā)送的數(shù)據(jù)數(shù)量是不受限制的，主機(jī)通過發(fā)送停止信號(hào)，結(jié)束發(fā)送，從機(jī)收到停止信號(hào)，退出通信。
3、主機(jī)通過從機(jī)的ACK信號(hào)來判斷從機(jī)接收情況，如果應(yīng)答錯(cuò)誤則會(huì)重新發(fā)送。
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6. 主機(jī)接收數(shù)據(jù)流程
?1、主機(jī)發(fā)送開始信號(hào)，并發(fā)送命令字節(jié)（7位ADDRESS+R/W位=1）；
2、從機(jī)收到命令后，向主機(jī)返回一個(gè)ACK，并發(fā)送數(shù)據(jù)；
3、主機(jī)收到從機(jī)數(shù)據(jù)后，向從機(jī)發(fā)送一個(gè)ACK；
4、從機(jī)收到主機(jī)的ACK后，繼續(xù)發(fā)送數(shù)據(jù)；
5、當(dāng)主機(jī)完成數(shù)據(jù)接收，會(huì)向從機(jī)發(fā)送一個(gè)NACK（非應(yīng)答），從機(jī)收到主機(jī)的非應(yīng)答信號(hào)后，停止發(fā)送數(shù)據(jù)；
6、主機(jī)發(fā)送停止信號(hào)，釋放總線結(jié)束通信；
主機(jī)的這個(gè)NACK包含兩個(gè)意思，前一個(gè)字節(jié)數(shù)據(jù)接收完畢，下一個(gè)字節(jié)數(shù)據(jù)不要再發(fā)了。
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主機(jī)接受數(shù)據(jù)流程
7. 子地址
帶有IIC總線的器件除了有從機(jī)地址（salve address）外，還可能有子地址，從機(jī)地址是指該器件在IIC總線上被主機(jī)尋址的地址，而子地址是指該器件內(nèi)部不同器件或存儲(chǔ)單元的編址。例如，帶IIC接口的EEPROM就是擁有子地址器件的典型代表。
8. IIC總線的仲裁機(jī)制
主控制器通過檢測(cè)SDA上自身發(fā)送的電平和總線電平是否一樣，來判斷是否發(fā)生總線沖突，遵循低電平優(yōu)先的原則（線與邏輯），誰先發(fā)送低電平誰就會(huì)掌握對(duì)總線的控制權(quán)。
如下圖，其中DATA1是主節(jié)點(diǎn)1，DATA2是主節(jié)點(diǎn)2，SDA是總線上呈現(xiàn)的狀態(tài)。
在兩個(gè)紅線之間，我們可以發(fā)現(xiàn)，此時(shí)的總線電平是0，而節(jié)點(diǎn)1是高電平，與總線電平不一樣，此時(shí)節(jié)點(diǎn)1就會(huì)斷開數(shù)據(jù)輸出，變?yōu)閺臋C(jī)接收狀態(tài)，節(jié)點(diǎn)2就成為了主機(jī)。這樣主節(jié)點(diǎn)2就贏得了總線，而且數(shù)據(jù)沒有丟失，即總線的數(shù)據(jù)與主節(jié)點(diǎn)2所發(fā)送的數(shù)據(jù)一樣，而主節(jié)點(diǎn)1在轉(zhuǎn)為從節(jié)點(diǎn)后繼續(xù)接收數(shù)據(jù)，同樣也沒有丟掉SDA線上的數(shù)據(jù)。因此在仲裁過程中數(shù)據(jù)沒有丟失。
IIC仲裁機(jī)制
9. IIC時(shí)鐘同步
- SCL線被有最長低電平周期的器件保持低電平。
- SCL時(shí)鐘的高電平時(shí)鐘周期由高電平時(shí)鐘周期最短的器件決定。
?SCL線被有最長低電平周期的器件保持低電平。此時(shí)，低電平周期短的器件會(huì)進(jìn)入高電平的等待狀態(tài)。當(dāng)所有的器件數(shù)完它們的低電平周期后，時(shí)鐘線被釋放并變成高電平，所有的器件開始數(shù)它們的高電平周期，最先完成高電平周期的器件會(huì)再次將SCL線拉低。所以，產(chǎn)生的同步SCL時(shí)鐘的低電平周期由低電平時(shí)鐘周期最長的器件決定。高電平時(shí)鐘周期由高電平時(shí)鐘周期最短的器件決定。
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IIC時(shí)鐘同步
該如何理解？我畫了如下的簡圖。
?CLK1數(shù)完低電平后，發(fā)現(xiàn)CLK2還是低電平，因?yàn)镮IC總線的線與邏輯，此時(shí)的總線SCL為低電平。CLK2說總線聽我的，你必須等我數(shù)完，此時(shí)CLK1雖然變?yōu)楦唠娖?，但是需要進(jìn)入高電平等待狀態(tài)，所以同步SCL的低電平周期是由低電平周期最長的器件決定的。
數(shù)完低電平周期后，我們發(fā)現(xiàn)CLK1的高電平周期比較短，很快數(shù)完，此時(shí)將SCL拉低了，此時(shí)CLK2還是高電平，CLK1說，總線現(xiàn)在聽我的，所以SCL的高電平周期由高電平周期最短的器件決定。
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如何理解IIC時(shí)鐘同步
10. 實(shí)測(cè)IIC波形
實(shí)測(cè)IIC波形述
三、硬件知識(shí)
1. 外接上拉電阻
IIC接口一般是OD機(jī)制，需要外接上拉電阻，否則無法輸出高電平。
IIC總線結(jié)構(gòu)
2. 上拉電阻的選擇
常見的上拉電阻阻值是1.5K，2.2K，4.7K，10K等，那我們?cè)撊绾芜x擇呢？
?敲重點(diǎn)：上拉電阻的最小值由上拉電源決定，最大值由總線電容決定！
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【關(guān)于最小值】
?一般I/O端口的驅(qū)動(dòng)能力是2~4mA，一般上拉源是2.8V，一般OC或者OD門的導(dǎo)通電壓是0.4V左右，那么上拉電阻不應(yīng)小于（2.8-0.4V）/3mA=0.8K，所以上拉電阻最小值不應(yīng)小于0.8K；
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【關(guān)于最大值】
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- 上拉電阻不宜過大，總線的上升時(shí)間取決于總線的電容和上拉電阻大?。ㄉ仙龝r(shí)間和RC的乘積成正比），電阻越大，信號(hào)的上升越緩慢，會(huì)導(dǎo)致通信可能失?。?/li>
- 總線電容和總線上所掛載的器件數(shù)量有關(guān)系，當(dāng)掛載的器件變多時(shí)，電容會(huì)變大，這時(shí)候要考慮上拉電阻是不是要減小，以確保信號(hào)質(zhì)量。
【示波器測(cè)量】
?IIC總線規(guī)定，對(duì)于400KHz的應(yīng)用來說，總線的上升時(shí)間需要小于等于300ns，根據(jù)經(jīng)驗(yàn)，或者是器件的SPEC來選擇合適的上拉電阻，當(dāng)然，用示波器也可以測(cè)量信號(hào)的上升時(shí)間，看是否達(dá)到300ns的要求。
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3. PCB走線和抗干擾設(shè)計(jì)
IIC是低速總線，不是差分線。正常情況下，比較不容易受到干擾，對(duì)于要求比較高的場(chǎng)合，需要針對(duì)性的對(duì)SDA和SCL進(jìn)行保護(hù)。
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- 比如G-SENSOR，對(duì)動(dòng)靜功能或者是翻轉(zhuǎn)功能要求比較高，此時(shí)SENSOR的數(shù)據(jù)量可能比較大，就需要進(jìn)行保護(hù)，SDA和SCL間距最好達(dá)到2倍線寬，包地。
- 比如FPC場(chǎng)合中，使用到IIC總線，此時(shí)，因?yàn)樽呔€路徑較長，容易受到干擾，需要遠(yuǎn)離天線等，最好包地。
4. IIC串聯(lián)保護(hù)電阻
IIC協(xié)議還定義了串聯(lián)在SDA、SCL線上電阻Rs。該電阻的作用是，有效抑制總線上的干擾脈沖進(jìn)入從設(shè)備，提高可靠性，這個(gè)電阻的選擇一般在100～200ohm左右。
IIC串聯(lián)電阻
5. 軟件IO模擬IIC時(shí)序
除了MCU的本身的硬件IIC接口，軟件的GPIO也可以模擬IIC時(shí)序，有如下的要求：
?1、用于模擬I2C的處理器IO口，需要能輸出高低電平，也能配置成輸入。
2、處理器在發(fā)送數(shù)據(jù)時(shí)，此時(shí)的上升時(shí)間與上拉電阻無關(guān)，且此時(shí)的信號(hào)上升時(shí)間比較短；接收數(shù)據(jù)時(shí)，處理器采用的是軟件采樣而不是硬件采樣，所以上拉電阻可以適當(dāng)大一些。
3、軟件模擬的只能單主機(jī)方式，多主機(jī)涉及到仲裁，軟件模擬比較麻煩。
4、總線空閑時(shí)，需要保持IO配置為輸入或者高阻，或者是輸出高電平。
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6. IIC上拉電源選擇
選擇合適的上拉源，如下，VDDP=VDDM的話，從機(jī)關(guān)閉時(shí)，就可能會(huì)有漏電到從機(jī)里，此時(shí)最好選擇VDDP=VDDS，即按照設(shè)計(jì)要求，選擇合適的上拉源。
IIC上拉電源選擇
今天的文章到這里就結(jié)束了。