2024年9月24日——上海合見(jiàn)工業(yè)軟件集團(tuán)有限公司（簡(jiǎn)稱“合見(jiàn)工軟”）宣布推出五款全新全國(guó)產(chǎn)自主知識(shí)產(chǎn)權(quán)高速接口IP解決方案，為用戶提供了創(chuàng)新、高可靠性、高性能的網(wǎng)絡(luò)IP、存儲(chǔ)IP及Chiplet接口IP解決方案，應(yīng)對(duì)智算時(shí)代所帶來(lái)的網(wǎng)絡(luò)互聯(lián)、先進(jìn)封裝集成、高數(shù)據(jù)吞吐量等諸多挑戰(zhàn)。多款I(lǐng)P解決方案包括：

UniVista UCIe IP——突破互聯(lián)邊界、下一代Chiplet集成創(chuàng)新的全國(guó)產(chǎn)UCIe IP解決方案

UniVista HBM3/E IP——拓展大算力新應(yīng)用、加速存算一體化的全國(guó)產(chǎn)HBM3/E IP解決方案

UniVista DDR5 IP——突破數(shù)據(jù)訪問(wèn)瓶頸、靈活適配多元應(yīng)用需求的全國(guó)產(chǎn)DDR5 IP解決方案

UniVista LPDDR5 IP——大容量、高速率、低功耗的全國(guó)產(chǎn)LPDDR5 IP解決方案

UniVista RDMA IP——助力智算萬(wàn)卡互聯(lián)、200G和400G高性能的全國(guó)產(chǎn)RDMA IP解決方案                      

合見(jiàn)工軟的高速接口IP解決方案已實(shí)現(xiàn)了國(guó)產(chǎn)化技術(shù)突破，引領(lǐng)智算、HPC、通信、自動(dòng)駕駛、工業(yè)物聯(lián)網(wǎng)等領(lǐng)域大算力芯片的性能突破及爆發(fā)式發(fā)展。

合見(jiàn)工軟全國(guó)產(chǎn)Chiplet接口完整解決方案

隨著各類前沿高性能應(yīng)用對(duì)算力、內(nèi)存容量、存儲(chǔ)速度和高效互連的需求持續(xù)攀升，傳統(tǒng)大芯片架構(gòu)的設(shè)計(jì)和能力越來(lái)越難以及時(shí)滿足這些需求。Chiplet集成技術(shù)的出現(xiàn)開(kāi)辟了一條切實(shí)可行的路徑，使得各個(gè)廠商能夠在芯片性能、成本控制、能耗降低和設(shè)計(jì)復(fù)雜性等方面實(shí)現(xiàn)新的突破。

作為Chiplet集成的關(guān)鍵標(biāo)準(zhǔn)之一，UCIe以開(kāi)放、靈活、高性能的設(shè)計(jì)框架為核心，實(shí)現(xiàn)了采用不同工藝和制程的芯粒之間的無(wú)縫互連和互通。通過(guò)統(tǒng)一的接口和協(xié)議，UCIe可大幅降低同構(gòu)和異構(gòu)芯粒集成的設(shè)計(jì)復(fù)雜度，使設(shè)計(jì)人員能夠更加專注于各個(gè)芯粒的功能實(shí)現(xiàn)和優(yōu)化，從而加速產(chǎn)品開(kāi)發(fā)進(jìn)程。

UniVista UCIe IP產(chǎn)品已在智算、自動(dòng)駕駛、AI等領(lǐng)域的知名客戶的實(shí)際項(xiàng)目中得到廣泛應(yīng)用和驗(yàn)證，在真實(shí)場(chǎng)景中展現(xiàn)出卓越的性能表現(xiàn)和穩(wěn)定可靠的品質(zhì)。合見(jiàn)工軟UCIe IP先進(jìn)制程測(cè)試芯片現(xiàn)已成功流片，成為IP領(lǐng)域第二個(gè)經(jīng)由硬件驗(yàn)證過(guò)的先進(jìn)制程UCIe IP產(chǎn)品。

UniVista UCIe IP具備以下主要特性：

全面的接口支持：支持FDI、AXI、ACE和CXS.B等多種總線接口；支持標(biāo)準(zhǔn)封裝和先進(jìn)封裝；在標(biāo)準(zhǔn)電壓下，最高速度可達(dá)24Gbps；支持1、2、4多模塊配置

先進(jìn)的封裝技術(shù)：標(biāo)準(zhǔn)封裝支持Solder Ball和Copper Pillar Bump，Bump Pitch支持150 um、130 um和110 um；先進(jìn)封裝支持Micro Bump，Bump Pitch支持45 um至55 um

出色的性能指標(biāo)：誤碼率（BER）小于10^-27（開(kāi)啟CRC重傳機(jī)制），端到端延遲（Tx FDI到Rx FDI）低至2 ns至4 ns

靈活的配置選項(xiàng)：可配置的通道插入損耗，標(biāo)準(zhǔn)封裝最長(zhǎng)支持50 mm；可編程鏈路初始化和訓(xùn)練，采用嵌入式處理器，支持標(biāo)準(zhǔn)版本升級(jí)；可選CXS.B、AXI接口或UCIe FDI接口

豐富的技術(shù)積累：協(xié)議層可以支持自主研發(fā)的PCIe/CXL控制器和以太網(wǎng)解決方案

廣泛的制程支持：支持從4nm到12nm的先進(jìn)制程

低功耗設(shè)計(jì)：功耗低至0.5pJ/bit

靈活的設(shè)計(jì)布局：標(biāo)準(zhǔn)封裝支持單排設(shè)計(jì)和疊層設(shè)計(jì)；疊層設(shè)計(jì)可以通過(guò)更多層的基板設(shè)計(jì)支持更高的帶寬密度；標(biāo)準(zhǔn)封裝的版本可以同時(shí)支持D2D（Die-to-Die）和C2C（Chip-to-Chip）的應(yīng)用

合見(jiàn)工軟全國(guó)產(chǎn)Memory 接口完整解決方案

隨著智能計(jì)算領(lǐng)域的高速發(fā)展，數(shù)據(jù)中心已逐步升級(jí)為智算中心，其中高性能計(jì)算芯片也已從CPU/DPU過(guò)渡到AI/GPU等大算力芯片。為了充分發(fā)揮大算力芯片的性能，大容量、高帶寬、高速率、低功耗的內(nèi)存解決方案成為了重要的發(fā)展方向。在大算力場(chǎng)景下，內(nèi)存容量或帶寬的限制會(huì)導(dǎo)致訪存時(shí)延高、效率低，嚴(yán)重制約算力芯片性能的發(fā)揮。此外，隨著數(shù)據(jù)傳輸速率的持續(xù)提升，芯片不僅需要保證高數(shù)據(jù)吞吐量，同時(shí)還必須兼顧低功耗，這已成為架構(gòu)設(shè)計(jì)的關(guān)鍵重點(diǎn)關(guān)注點(diǎn)之一。

為保障芯片的高性能、低功耗，應(yīng)對(duì)AI、ML、HPC等應(yīng)用場(chǎng)景的發(fā)展，合見(jiàn)工軟推出全國(guó)產(chǎn)Memory接口解決方案，包括：

UniVista HBM3/E IP：采用自主架構(gòu)，提供高帶寬、低延遲和并行傳輸?shù)忍匦?，性能卓越，拓展大算力?yīng)用新邊界，實(shí)現(xiàn)了HBM3/E國(guó)產(chǎn)化突破，加速存算一體化創(chuàng)新。

UniVista DDR5 IP：突破數(shù)據(jù)訪問(wèn)瓶頸如速率問(wèn)題等，靈活適配多元應(yīng)用需求，助力加速存儲(chǔ)場(chǎng)景國(guó)產(chǎn)化進(jìn)程，鑄就產(chǎn)品長(zhǎng)久競(jìng)爭(zhēng)優(yōu)勢(shì)。

UniVista LPDDR5 IP：打破應(yīng)用“內(nèi)存墻”，在內(nèi)存容量、速率、功耗等關(guān)鍵指標(biāo)取得了技術(shù)突破，帶來(lái)全新用戶體驗(yàn)，提供領(lǐng)先的性能、功耗、兼容性和易用性。

UniVista HBM3/E IP包括HBM3/E內(nèi)存控制器、物理層接口（PHY）和驗(yàn)證平臺(tái)，采用低功耗接口和創(chuàng)新的時(shí)鐘架構(gòu)，實(shí)現(xiàn)了更高的總體吞吐量和更優(yōu)的每瓦帶寬效率，可幫助芯片設(shè)計(jì)人員實(shí)現(xiàn)超小PHY面積的同時(shí)支持最高9.6 Gbps的數(shù)據(jù)速率，解決各類前沿應(yīng)用對(duì)數(shù)據(jù)吞吐量和訪問(wèn)延遲要求嚴(yán)苛的場(chǎng)景需求問(wèn)題，可廣泛應(yīng)用于以AI/機(jī)器學(xué)習(xí)應(yīng)用為代表的數(shù)據(jù)與計(jì)算密集型SoC等多類芯片設(shè)計(jì)中，已實(shí)現(xiàn)在AI/ML、數(shù)據(jù)中心和HPC等領(lǐng)域的國(guó)內(nèi)頭部IC企業(yè)中的成功部署應(yīng)用。

UniVista HBM3/E IP具備以下主要特性：

數(shù)據(jù)速率：支持4.8 - 9.6 Gbps

通道配置：支持16物理通道/32偽通道

接口：控制器和PHY直接通過(guò)類DFI 5.1接口相連；標(biāo)準(zhǔn)AXI/APB/JTAG接口；AXI接口最高支持1200 MHz以及32/64/128/256/512位接口寬度

低功耗：控制器、PHY和DRAM支持多種低功耗模式；支持不同工作模式的時(shí)鐘門(mén)控以降低功耗；支持HBM子系統(tǒng)下電，DRAM進(jìn)入數(shù)據(jù)保持模式

ECC支持：支持Sideband ECC和On-Die ECC

可定制化：可根據(jù)客戶讀寫(xiě)Pattern定制化高效低延遲的設(shè)計(jì)

訓(xùn)練和測(cè)試：內(nèi)建MPU，支持初始化和訓(xùn)練的動(dòng)態(tài)調(diào)整；支持CA/WDQS2CK/WDQ/RDQ/VREF/DCC/AERR/DERR訓(xùn)練；IEEE1500主控，用于通道測(cè)試、修復(fù)和溫度檢測(cè)

動(dòng)態(tài)頻率切換：DFS支持4種頻率快速切換

UniVista DDR5 IP包括DDR5內(nèi)存控制器、物理層接口（PHY）和驗(yàn)證平臺(tái)，采用先進(jìn)的設(shè)計(jì)架構(gòu)和優(yōu)化技術(shù)，經(jīng)過(guò)嚴(yán)苛的實(shí)際應(yīng)用場(chǎng)景驗(yàn)證和深度評(píng)估，可幫助芯片設(shè)計(jì)人員實(shí)現(xiàn)高達(dá)8800 Mbps的數(shù)據(jù)傳輸速率，支持單個(gè)最高64 Gb容量的內(nèi)存顆粒，256 GB容量的DIMM并集成ECC功能，解決企業(yè)級(jí)服務(wù)器、云計(jì)算、大數(shù)據(jù)等應(yīng)用領(lǐng)域?qū)Ω呖煽啃?、高密度和低延遲內(nèi)存方案的場(chǎng)景需求問(wèn)題，可廣泛應(yīng)用于數(shù)據(jù)中心/服務(wù)器、高端消費(fèi)電子SoC 等多類芯片設(shè)計(jì)中，已實(shí)現(xiàn)在云服務(wù)、消費(fèi)電子、服務(wù)器/工作站等領(lǐng)域的國(guó)內(nèi)頭部IC企業(yè)中的成功部署應(yīng)用。

UniVista DDR5 IP具備以下主要特性：

接口與兼容性：支持DDR4（最高3200 Mbps）和DDR5（最高8800 Mbps）；兼容DFI 5.0和5.1標(biāo)準(zhǔn)；支持16個(gè)AXI端口

內(nèi)存配置：支持1/2/4 Rank，x4/x8/x16；DDR4單通道（16/32+8/64+8 Bit）；DDR5單/雙通道（40/80 Bit），雙通道獨(dú)立

架構(gòu)設(shè)計(jì)：軟件可控的1:1:2/1:1:4頻率比架構(gòu)；可自定義的Row、Column、Bank、Bank Group和Rank地址映射；硬件可配置和軟件可編程的QoS支持

初始化和訓(xùn)練：支持上電后DRAM初始化；全頻率和全Rank訓(xùn)練；Command Bus訓(xùn)練；讀取門(mén)控訓(xùn)練和跟蹤；寫(xiě)入/讀取DQ訓(xùn)練

性能優(yōu)化：5個(gè)時(shí)鐘周期的超低命令延遲（典型場(chǎng)景）；支持亂序命令執(zhí)行最大化SDRAM效率；可配置讀寫(xiě)緩存（16-64個(gè)操作）

數(shù)據(jù)完整性與可靠性：端到端命令/地址/數(shù)據(jù)路徑奇偶校驗(yàn)；Sideband ECC（64/8 SECDEC漢明碼）

DFS功能：支持多達(dá)4個(gè)用戶自定義目標(biāo)頻率；無(wú)需軟件參與的DFS執(zhí)行

電源管理：多種低功耗模式，SDRAM下電、門(mén)控時(shí)鐘、控制器低功耗運(yùn)行

測(cè)試和調(diào)試：DRAM BIST（地址檢查、數(shù)據(jù)檢查、性能評(píng)估模式）；支持JTAG/IJTAG以及邊界掃描

UniVista LPDDR5 IP包括LPDDR5內(nèi)存控制器、物理層接口（PHY）和驗(yàn)證平臺(tái)，采用優(yōu)化的設(shè)計(jì)架構(gòu)，經(jīng)過(guò)多種實(shí)際應(yīng)用場(chǎng)景驗(yàn)證和評(píng)估，可幫助芯片設(shè)計(jì)人員實(shí)現(xiàn)高達(dá)8533 Mbps的數(shù)據(jù)傳輸速率，支持單個(gè)最高32 Gb容量的內(nèi)存顆粒，并集成ECC功能，解決移動(dòng)設(shè)備、IoT、汽車電子等應(yīng)用領(lǐng)域?qū)Ω咝阅?、低功耗和小尺寸?nèi)存方案的場(chǎng)景需求問(wèn)題，可廣泛應(yīng)用于移動(dòng)設(shè)備、IoT和汽車電子SoC等多類芯片設(shè)計(jì)中，已實(shí)現(xiàn)在移動(dòng)設(shè)備和IoT等領(lǐng)域的國(guó)內(nèi)頭部IC企業(yè)中的成功部署應(yīng)用。

UniVista LPDDR5 IP具備以下主要特性：

接口與兼容性：支持LPDDR4（最高4266 Mbps）和LPDDR5（最高8533 Mbps）；兼容DFI 5.1/5.0接口，LPDDR4支持1:2 DFI ，LPDDR5支持1:2/1:4 DFI

內(nèi)存配置：支持1/2Rank，x8/x16；32位數(shù)據(jù)寬度，2個(gè)獨(dú)立通道（PHY）；16位數(shù)據(jù)寬度，1個(gè)通道

架構(gòu)設(shè)計(jì)：軟件可控的1:1:2/1:1:4頻率比架構(gòu)；可自定義的Row、Column、Bank、Bank Group和Rank地址映射；硬件可配置和軟件可編程的QoS支持

初始化和訓(xùn)練：支持上電后DRAM初始化；全頻率和全Rank訓(xùn)練；支持從工作頻率啟動(dòng)

性能優(yōu)化：5個(gè)時(shí)鐘周期的超低命令延遲（典型場(chǎng)景）；支持亂序命令執(zhí)行最大化SDRAM效率；可配置讀寫(xiě)緩存（16-64個(gè)操作）

數(shù)據(jù)完整性與可靠性：端到端命令/地址/數(shù)據(jù)路徑奇偶校驗(yàn)；Inline ECC（64/8 SECDEC漢明碼）

DFS功能：支持多達(dá)4個(gè)用戶自定義目標(biāo)頻率；無(wú)需軟件參與的DFS執(zhí)行

電源管理：多種低功耗模式，SDRAM下電、門(mén)控時(shí)鐘、控制器低功耗運(yùn)行

測(cè)試和調(diào)試：DRAM BIST（地址檢查、數(shù)據(jù)檢查、性能評(píng)估模式）；支持JTAG/IJTAG以及邊界掃描

合見(jiàn)工軟全國(guó)產(chǎn)RDMA完整解決方案

AI大模型時(shí)代，算力集群進(jìn)行的分布式訓(xùn)練，節(jié)點(diǎn)間的通信消耗巨大，這使得通信網(wǎng)絡(luò)成為了制約大模型訓(xùn)練效率的關(guān)鍵因素。除了訓(xùn)練芯片，推理芯片比以往需要更大規(guī)模的組網(wǎng)完成更大token的運(yùn)算。組網(wǎng)規(guī)模、網(wǎng)絡(luò)性能和可靠性等方面正在成為制約算力集群效率的突出問(wèn)題。越來(lái)越多的芯片正通過(guò)基于以太網(wǎng)交換機(jī)的RoCEv2網(wǎng)絡(luò)實(shí)現(xiàn)超大規(guī)模組網(wǎng)方案。為了保證大算力芯片能擁有完善的網(wǎng)絡(luò)性能，在設(shè)計(jì)和驗(yàn)證網(wǎng)絡(luò)功能上給眾多AI芯片公司提出了新的挑戰(zhàn)。

合見(jiàn)工軟全新推出高帶寬、低延遲、高可靠性的智算網(wǎng)絡(luò)IP解決方案UniVista RDMA IP，助力智算萬(wàn)卡集群，主要功能包括支持200G、400G帶寬的完整RoCEv2傳輸層、網(wǎng)絡(luò)層、鏈路層、物理編碼層，可幫助芯片設(shè)計(jì)人員實(shí)現(xiàn)快速的RDMA功能集成，解決智算芯片的高帶寬需求問(wèn)題，可廣泛應(yīng)用于AI、GPU、DPU等多類芯片設(shè)計(jì)中，相比于傳統(tǒng)25G/50G RDMA互聯(lián)方案，性能更領(lǐng)先，已實(shí)現(xiàn)在AI和GPU等領(lǐng)域的國(guó)內(nèi)頭部IC企業(yè)中的成功部署應(yīng)用。

UniVista RDMA IP的四大優(yōu)勢(shì)：

更高的帶寬利用率：支持超頻點(diǎn)應(yīng)用，比標(biāo)準(zhǔn)以太網(wǎng)提供多10%的帶寬；支持靈活支持可配置報(bào)文頭，包括可配置前導(dǎo)碼、IPG、MAC幀頭；支持超長(zhǎng)報(bào)文，報(bào)文長(zhǎng)度最高可達(dá)32K bytes。

更高的可靠性：支持RDMA的傳輸層的端到端重傳，重傳完成時(shí)間達(dá)到10us量級(jí)；提供基于以太網(wǎng)MAC層的端到端重傳，重傳完成時(shí)間達(dá)到us量級(jí)；支持以太網(wǎng)PHY層的點(diǎn)到點(diǎn)重傳，重傳完成時(shí)間達(dá)到100ns量級(jí)。

更靈活的組網(wǎng)方式：支持基于以太網(wǎng)PHY層協(xié)議的點(diǎn)到點(diǎn)直連；支持以太網(wǎng)PHY配置1拆2、1拆4，靈活支持8卡、16卡、32卡全互聯(lián)；RDMA QP數(shù)量，WQE數(shù)量可配置，與直連協(xié)議可切換。

更低的延遲：優(yōu)化FEC低延遲模式，在已有的RS272算法上進(jìn)一步降低FEC的解碼延遲；提供PAXI直連模式，通過(guò)以太網(wǎng)物理層實(shí)現(xiàn)C2C連接，降低延遲；簡(jiǎn)化UDP/IP以及MAC層協(xié)議，提供簡(jiǎn)化包頭模式。

UniVista RDMA IP解決方案的推出，是基于合見(jiàn)工軟自研和并購(gòu)的技術(shù)基礎(chǔ)與研發(fā)團(tuán)隊(duì)成功結(jié)合。合見(jiàn)工軟于2023年5月完成了對(duì)北京諾芮集成電路公司的收購(gòu)。諾芮集成電路提供已經(jīng)硬件驗(yàn)證過(guò)的Ethernet、FlexE、Interlaken等多款I(lǐng)P產(chǎn)品，已向國(guó)內(nèi)多個(gè)頭部網(wǎng)絡(luò)芯片、服務(wù)器芯片廠商提供了完整的400G/800G 以太網(wǎng)控制器和靈活以太網(wǎng)控制器，是國(guó)產(chǎn)IP供應(yīng)商中唯一可提供該類型IP，且在多個(gè)先進(jìn)制程實(shí)現(xiàn)量產(chǎn)應(yīng)用的公司。

合見(jiàn)工軟副總裁劉矛表示：“在算力蓬勃發(fā)展的時(shí)代，算力芯片對(duì)于接口的需求提出了更高的要求——可靠的傳輸，更高的帶寬，更低的延遲，更低的功耗和更復(fù)雜的應(yīng)用場(chǎng)景。合見(jiàn)工軟志在為客戶提供可靠的先進(jìn)接口IP整體解決方案，幫助客戶解決在面對(duì)新的應(yīng)用場(chǎng)景和封裝形式時(shí)在接口實(shí)現(xiàn)和使用上的一系列挑戰(zhàn)。合見(jiàn)工軟在提供可靠解決方案之外，有創(chuàng)造性的對(duì)于部分協(xié)議進(jìn)行了優(yōu)化，幫助客戶在使用標(biāo)準(zhǔn)接口的同時(shí)，可以獲得額外的場(chǎng)景便利性。合見(jiàn)工軟非常感謝一直對(duì)合見(jiàn)工軟IP非常信任的客戶和合作伙伴，并將真正自主可控的IP產(chǎn)品和合見(jiàn)工軟的EDA產(chǎn)品一起為客戶提供完整可靠的芯片設(shè)計(jì)方案?！?

合見(jiàn)工軟自主知識(shí)產(chǎn)權(quán)的全國(guó)產(chǎn)高速接口IP解決方案是合見(jiàn)工軟更廣泛的EDA+IP產(chǎn)品戰(zhàn)略的重要組成，在IP產(chǎn)品的高端市場(chǎng)上，全面展示了合見(jiàn)工軟公司產(chǎn)品的競(jìng)爭(zhēng)優(yōu)勢(shì)。合見(jiàn)工軟以客戶需求為先，提供優(yōu)質(zhì)高效的IP產(chǎn)品同時(shí)，也支持各種定制化的開(kāi)發(fā)需求，為客戶提供整體的解決方案，協(xié)助客戶設(shè)計(jì)低功耗、高性能并且具有高度差異化的芯片產(chǎn)品，縮短開(kāi)發(fā)周期，提升良率，幫助客戶持續(xù)獲得領(lǐng)先的市場(chǎng)地位。

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關(guān)于合見(jiàn)工軟

上海合見(jiàn)工業(yè)軟件集團(tuán)有限公司（簡(jiǎn)稱“合見(jiàn)工軟”）作為自主創(chuàng)新的高性能工業(yè)軟件及解決方案提供商，以EDA（電子設(shè)計(jì)自動(dòng)化，Electronic Design Automation）領(lǐng)域?yàn)槭紫韧黄品较颍铝τ趲椭雽?dǎo)體芯片企業(yè)解決在創(chuàng)新與發(fā)展過(guò)程中所面臨的嚴(yán)峻挑戰(zhàn)和關(guān)鍵問(wèn)題，并成為他們值得信賴的合作伙伴。

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