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晶振上下兩層為什么挖空，而且不能走線 是什么原因

晶振上下兩層為什么挖空，且不能走線，好像不是應(yīng)為怕干擾的原因
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2014-02-26 00:02
怎么沒有人回答
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xhb5p
LV.3
3
2014-02-26 00:03
減小對GND的寄生電容,保持負載電容的恒定
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2014-02-26 00:04
挖空沒必要，包地則可
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2014-02-26 00:05
@xhb5p
減小對GND的寄生電容,保持負載電容的恒定
這位老兄所言即是
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4856ty
LV.3
6
2014-02-26 23:40
減小對GND的寄生電容,保持負載電容的恒定.
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2014-02-26 23:43

[quote]以下是引用xxgoodbaby在2007-1-7 10:18:45的發(fā)言：  

 減小對GND的寄生電容,保持負載電容的恒定.[/quote]這位老兄所言即是。

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2014-02-26 23:47
看這種PCB，可以感覺是新手走線，大概是為了避免在OSC下走線，然后把OSC下面的區(qū)域設(shè)置為KEEPOUT，然后在flood后就變成一個銅皮被挖空區(qū)域。
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2014-02-26 23:48
然則，挖空并不能抑制晶振EMI的對外干擾，一些公司的內(nèi)部PCB規(guī)范都要求OSC區(qū)域盡量包地，而在設(shè)計選料上，可以選4個PIN的有金屬屏蔽的晶振。這樣設(shè)計上的考慮能解放PCB LAYOUT的難度。什么對GND的寄生電容，我倒沒想到這么玄的地步
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xhb5p
LV.3
10
2014-02-26 23:53
對于晶體，要控制對地的寄生電容。挖空是為了考慮這一點，至于不走線，除了寄生電容之外，還有干擾的考慮。
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山東大漢
LV.10
11
2014-02-26 23:55
@xhb5p
對于晶體，要控制對地的寄生電容。挖空是為了考慮這一點，至于不走線，除了寄生電容之外，還有干擾的考慮。
總是不能完全解決好呀
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山東大漢
LV.10
12
2014-02-26 23:55
@xhb5p
減小對GND的寄生電容,保持負載電容的恒定
除了減小， 還有什么辦法嗎？
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donggn3
LV.2
13
2014-02-26 23:59
9樓不懂裝懂。
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xhb5p
LV.3
14
2014-02-27 00:01
@山東大漢
總是不能完全解決好呀
可以看看各大Transcevier產(chǎn)家的AN和參考設(shè)計，就知道這么lay板并不是新手的走線，而是必須的要求，一般如果是用的DCXO，要保證晶體到地的距離大于250um，所以一般都要挖掉一層到兩層來達到要求。至于寄生電容對與輸出頻率的影響有很具體的公式，網(wǎng)上都可以找到的
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youbu9d
LV.2
15
2014-02-27 00:06
偶也一直這么看的
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90h輝
LV.3
16
2014-02-27 00:08
晶振的走線也可走在表層,然后加屏蔽照就OK!如果走在中間層的話,可在走線上下兩層鋪地,這時是有寄生電容,也可計算出來的,然后在決定晶振的負載電容要多大的.不過我個人決得,不管是挖空還是走線上下左右鋪地,只要能滿足要求就行了,不必刻意追求.
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hal騎兵
LV.2
17
2014-02-27 00:12
OSC只是一個頻率起震器,IC內(nèi)部有PLL精確穩(wěn)頻
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gbnm890飛
LV.2
18
2014-02-27 00:15
6樓正解，尤其是對于晶體，要控制對地的寄生電容。挖空是為了考慮這一點，至于不走線，除了寄生電容之外，還有干擾的考慮。樓上的可以看看各大Transcevier產(chǎn)家的AN和參考設(shè)計，就知道這么lay板并不是新手的走線，而是必須的要求，一般如果是用的DCXO，要保證晶體到地的距離大于250um，所以一般都要挖掉一層到兩層來達到要求。至于寄生電容對與輸出頻率的影響有很具體的公式，網(wǎng)上都可以找到的。[/quote]
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youbu9d
LV.2
19
2014-02-27 00:17

首先說明純技術(shù)討論，樓上的兄弟不要急。

第一，你需要可操作的實際方法，那就以Silicon lab 的Transceiver Si4210為例，有專門的application note AN152-SELECTING A CRYSTAL FOR AERO?II DESIGNS 供參考，同時有一個EXCEL的文檔專門計算寄生電容及其他參數(shù)是否會導(dǎo)致設(shè)計失效供參考，我想Silicon labs的Transceiver很多大廠都有用過，你應(yīng)該也比較容易找到這些文檔來看到可操作的實際方法。當(dāng)然，我記得MTK也有一份RF layout 的PPT有談到這個，如果你是有LICENSE的MTK方案用戶，也可以找他們拿到。

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人生戲we
LV.3
20
2014-02-27 00:27
是的，我們要求的不是只要能起振就行了的，關(guān)鍵是頻率調(diào)諧范圍。我跟一些26MHZ的晶體供應(yīng)商討論過，對寄生電容的要求還是比較嚴格的。起碼有一點，就是我們用load capacitance為7.4pF的換為8pF的，就會發(fā)現(xiàn)頻率校準數(shù)據(jù)會明顯不同，調(diào)諧范圍會出現(xiàn)比較大的變化。并且晶體下面掏空的層數(shù)對頻率校準數(shù)據(jù)也有一定的影響，這個做過試驗的。個人看法，請高人指正。
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youbu9d
LV.2
21
2014-02-27 00:39
第二，我們這個討論大多針對DCXO模式，同時主要是指26MHz或13MHz的Crystal的Layout來談。這里是射頻版，所以32.768K 并不在主要考慮之列。32.768K相鄰層挖不挖空確實無大礙。第三，寄生電容的壞處常常并不是直接表現(xiàn)在令你的Crystal無法起振，而是導(dǎo)致你AFC的可調(diào)范圍變小。因為我默認大家都在討論的是RF的VC-TCXO或者使用DCXO時的Crystal的layout,要注意GSM標準中 0.1 ppm的頻率精度要求不靠AFC是無法達到的
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youbu9d
LV.2
22
2014-02-27 00:40
第四，測量輸出頻率的精度如果你要求看到多少多少PPM用示波器是無法做到的，用示波器只能看個波形和大致頻率，如果你要測量是否滿足精度要求應(yīng)該用頻率計數(shù)器，對于示波器，就算測量32.768K的RTC時鐘，200個PPM的偏差都看不出來的。當(dāng)然，也有可能是現(xiàn)在有足夠好的示波器可以量到很準的頻率，這一點請指教。（當(dāng)然，如果Agilent有，可以告知哪個型號最好了）。
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哈哈鏡
LV.3
23
2014-02-27 00:43
OSC只是一個頻率起震器,IC內(nèi)部有PLL精確穩(wěn)頻如果只靠外部2個電容來穩(wěn)定?豈非可笑?
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90h輝
LV.3
24
2014-02-27 00:45
樓上什么意思？不解
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90h輝
LV.3
25
2014-02-27 00:46
@90h輝
樓上什么意思？不解
看一些電路,如果上到幾十MHZ的頻率,外部2個電容可以去掉,因為此外部電容的要求并不嚴格,寄生電容的偏差不會對PLL的穩(wěn)定有影響(OSC有絕對影響,而外電容則并非如此)如果10樓不服氣,當(dāng)我在bullshit,那么...再來看32.768KHZ的RTC晶振,我把27pF電容換22pf,或者33pF,一樣走時準確(可以用示波器量下)!你可以實驗一下,即使PCB布線的寄生電容可以達到如此大的偏差(事實上可能嗎?),都沒有關(guān)系!
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90h輝
LV.3
26
2014-02-27 00:47
@90h輝
看一些電路,如果上到幾十MHZ的頻率,外部2個電容可以去掉,因為此外部電容的要求并不嚴格,寄生電容的偏差不會對PLL的穩(wěn)定有影響(OSC有絕對影響,而外電容則并非如此)如果10樓不服氣,當(dāng)我在bullshit,那么...再來看32.768KHZ的RTC晶振,我把27pF電容換22pf,或者33pF,一樣走時準確(可以用示波器量下)!你可以實驗一下,即使PCB布線的寄生電容可以達到如此大的偏差(事實上可能嗎?),都沒有關(guān)系!
哦~
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youbu9d
LV.2
27
2014-02-27 00:50

另外以下這段說明是從AERO?II TRANSCEIVER DESIGN GUIDE 中截出來的，供參考，示范Layout我不知道怎么貼圖，沒法放上來了。 另外，我同意你對寄生電容量級的說法，沒有那么大，一般一個腳的寄生電容應(yīng)該在1-2pF 左右。

3.2.1. DCXO Crystal PCB LayoutThe crystal should be placed close to the IC and notnear the power amplifier. The ground plane shouldalso be removed to at least 250 μm below the crystalto minimize the stray loading capacitance of thedevice pads. Use the crystal vendor\'srecommended PCB footprint. Figure 7 illustratesthe recommended PCB layout.

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youbu9d
LV.2
28
2014-02-27 00:53
1.  LAYOUT APP NOTE都類似2. 主題并沒有限制RF 還是RTC的晶振,既然是分析透徹,就不需要用排除法來區(qū)別看待.如果只是說PCB LAYOUT,哪怕是RTC晶振都應(yīng)該符合1的APP NOTE.不管如何,挖空都是需要避免的.3. 寄生電容能夠大到另OSC無法震蕩?所以你在駁一個不可能出現(xiàn)的情況,我說過了AFC靠IC里面的PLL,不是靠LOAD CAP,LOAD CAP給出一個適合OSC起震的環(huán)境.4, 200個PPM就是200/100,000=1/500;那么32.768K/500=65.536,32.768K+-65.536/2~=32.735~32.801K的精度,不變有效位數(shù)只到KHZ,示波器足夠可以測到RTC 200PPM的頻率漂移
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youbu9d
LV.2
29
2014-02-27 00:54
另外,如果你有ORCAD檔的原始設(shè)計電路圖,請看一下負載電容的屬性里面,Description是否是選用NPO(+-5%)的電容?我一般選X7R(+-10%)足矣.而寄生電容在同一批次洗板的PCB中幾乎是相同的,還不如電容溫漂的影響大,況且此寄生電容數(shù)值是固定的\\已知的,把此影響無限擴大就顯得對設(shè)計的不自信,豈非舍本逐末?有些IC沒有內(nèi)部PLL,需要外接CLK_IN,這樣,就只能接有源晶振,此時對負載電容的要求嚴格些.但主題并非是談?wù)撠撦d電容的選取方法,而是某RD提出的寄生電容的說法.個人不以為然
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youbu9d
LV.2
30
2014-02-27 00:54
再有
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youbu9d
LV.2
31
2014-02-27 00:55
我覺得這個問題其實已經(jīng)講清楚了，因為該帖子的主題是“為什么晶體底下要挖空，且不能走線”，我所提到的幾個具體文檔并不是泛泛的在談什么LAYOUT規(guī)則，而是定量的計算和分析寄生電容對系統(tǒng)設(shè)計的影響，如果可以，我想aquasnake兄弟找到看看后再討論會比較有幫助，另外不知道aquasnake兄弟做的是哪個手機RF方案，就像16樓所說的，做簡單的實驗就可以了解寄生電容對AFC調(diào)諧范圍，系統(tǒng)校準和手機RF指標的影響。此外，糾正一下計算的錯誤4, 200個PPM就是200/100,000=1/500;那么32.768K/500=65.536,32.768K+-65.536/2~=32.735~32.801K的精度,不變有效位數(shù)只到KHZ,示波器足夠可以測到RTC 200PPM的頻率漂移PPM是百萬分之一，所以200 PPM =1/5000   32.768 K/5000 = 6.55 Hz 有效位數(shù)需要至少到Hz,而不是到KHz ，我用過的示波器是達不到的。
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