大家好，這里是大話硬件。

前面一系列的文章，對(duì)SDRAM器件內(nèi)部的原理進(jìn)行了分析，今天這篇文章結(jié)合DDR3 SDRAM 顆粒，具體看看這個(gè)課題管腳的描述。

在官網(wǎng)下載DDR3 MT41J系列的數(shù)據(jù)手冊(cè)，描述如下。結(jié)合前面的文章，應(yīng)該不難讀懂了。

在數(shù)據(jù)手冊(cè)中，對(duì)管腳的描述如下：

數(shù)據(jù)手冊(cè)中對(duì)管腳的描述如下：

為了搞清楚每個(gè)信號(hào)的意思，專門對(duì)表格中管腳定義和功能進(jìn)行翻譯和梳理如下。在文章最后有獲取表格的方式。

在網(wǎng)上下載海思開(kāi)發(fā)板的原理圖，可以看到海思原理圖DDR3的連線如下，將其分為5個(gè)部分。

紅框是地址線，行地址和列地址是共用這些線；

綠色框是時(shí)鐘，復(fù)位，以及控制線，這些信號(hào)都是參考差分時(shí)鐘CKE和CK# 采樣；

CS# 信號(hào)是同時(shí)選中2片DDR

如果8片DDR在DIMM上，CS就是同時(shí)選中8片DDR，也就是1個(gè)rank。

紫色框是電源和地；

藍(lán)色框是數(shù)據(jù)線還有輸入輸出數(shù)據(jù)采樣時(shí)鐘；數(shù)據(jù)的采樣是以DQ和DQS來(lái)采樣，而不是CK和CK# 這里需要注意區(qū)分；

橙色框是額外配置管腳，在ZQ上要接240Ω的電阻，簡(jiǎn)單的理解就是這個(gè)電阻可以讓DDR進(jìn)行校準(zhǔn)的時(shí)候作為參考，更好的輸出信號(hào)，提高信號(hào)完整性。

VREF信號(hào)在管腳定義中有寫，需要將VREF信號(hào)保持穩(wěn)定。為了保持參考信號(hào)的穩(wěn)定，海思官方使用單獨(dú)的電源供電，并使用電阻進(jìn)行分壓。

有些設(shè)計(jì)中，使用專門的LDO芯片還生成這個(gè)參考電壓VREEFCA。

基于上面對(duì)DDR3原理圖的分析，再看DDR4的原理圖，是不是就完全沒(méi)問(wèn)題，功能管腳和DDR3基本一樣，這里DQS分了低8位和高8位而已。