在電源網(wǎng)廈門線下會議上，廈門大學張峰老師對目前SiC MOSFET問題作出詳細的敘述，首先是柵氧化層的可靠性仍然是SiC MOSFET器件需要解決的關(guān)鍵問題。

1. 閾值電壓Vth隨溫度提高下降

2. 柵壓非對稱性（如-10V—25V）

3. DMOSFET器件溝道遷移率較低，通態(tài)電阻較高

4. UMOSFET器件可靠性亟需提高

WBG 技術(shù)仍處于發(fā)展的早期階段，在如何驅(qū)動 SiC 和 GaN FET 方面存在差異。 GaN FET 是橫向器件，因此需要 5 到 6 V 的相對較低的最佳驅(qū)動電壓。一些 GaN 器件使用 GaN 結(jié)場效應晶體管 (JFET) 與硅 FET 的共源共柵組合； 它們的驅(qū)動技術(shù)類似于驅(qū)動硅 FET。 SiC FET 通常需要 20 V 才能開啟，需要負 –5V 才能關(guān)閉，以防止在高電壓和高電流下切換時由于接地彈跳而意外開啟。 最近的趨勢是將 SiC FET 的驅(qū)動電壓降低幾伏。 圖 1 顯示了各種 WBG FET 的 RDSON 對 Vgs 的依賴性，以說明最佳驅(qū)動電壓的主要差異。

GaN 共源共柵 12-V 驅(qū)動 (a)

SiC 20/-5-V 最佳驅(qū)動 (b)

圖6 GaN 5V 最佳驅(qū)動 (c)

在印刷電路板 (PCB) 上快速開關(guān)分立 WBG 器件的布局具有挑戰(zhàn)性。 一種方法是在同一封裝中集成和優(yōu)化驅(qū)動電路和功率器件。 這種方法減少了封裝和布局寄生效應，并優(yōu)化了功率級以獲得最佳性能，包括保護和診斷功能。 系統(tǒng)中此類模塊的布局要容易得多，但缺點是設(shè)計靈活性有所降低。

與硅相比，WBG 器件的特定 RDSON 更低意味著您需要更小的芯片尺寸和更低的柵極電荷來驅(qū)動 FET。 圖 2顯示了類似 RDSON 和額定電壓器件的 Vgs 與 Qgs 的示例，比較了最佳驅(qū)動所需的電荷。

（a）

（b）

（c）

圖2 各種 FET 技術(shù)的柵源電壓過充電：硅、超級 JFET (a)； 碳化硅場效應管 (b)； GaN FET (c)。

額定電壓為 650 V 和 67-mΩ RDSON 的硅超級結(jié) FET 在 10 V 時需要 138-nC 驅(qū)動充電，而 900-V、65-mΩ SiC FET 在 15 V 和 650-V 時僅需要 30-nC , 55-mΩ GaN 在 6 V 時僅需要 5.8 nC。這意味著在與硅 FET 相同的頻率下運行時，GaN 和 SiC 的驅(qū)動功率顯著降低，或者可以提高 WBG 器件相對于硅的開關(guān)頻率，同時仍然 保持相對較低的驅(qū)動損耗。

對于快速開關(guān) WBG 功率器件，驅(qū)動回路封裝和布局寄生效應的影響變得顯著。 驅(qū)動器 IC 數(shù)據(jù)表通常指定在 DC 或大電容負載條件下測量的源輸出電流和吸收輸出電流。 這種電流沒有考慮到快速開關(guān)期間寄生效應的影響。 根據(jù)數(shù)據(jù)表假設(shè)驅(qū)動器提供 4A 拉電流和 8A 灌電流。 圖 3顯示了這樣的驅(qū)動電路。

圖3 驅(qū)動電路額定為 4A 拉電流和 8A 灌電流

分別計算 Vgs 上升和下降時間：

簡單計算，假設(shè) GaN 柵源電容 Cgs 典型值為 1nF，則上升時間為 2 ns，下降時間為 1 ns。 從實際設(shè)計的角度來看，這似乎并不現(xiàn)實。 更詳細的分析將考慮布局和封裝寄生電感，如圖 4 所示。

圖 4 驅(qū)動電路，包括封裝和布局寄生電感

圖 5 顯示了驅(qū)動電壓和電流的相關(guān)仿真波形。

圖5 模擬驅(qū)動電壓和電流，包括寄生效應

帶有寄生電感的驅(qū)動電路的波形顯示灌電流從 8 A 降低到 4.6 A。柵極電流和柵極源電壓波形具有明顯的振鈴，Vgs 具有 1V 過沖和 –3V 下沖 . 關(guān)閉期間超過器件開啟閾值的過沖可能會導致虛假開啟和系統(tǒng)故障。 導通 FET 也會引起類似的振鈴和由電感寄生引起的源極電流降低。

封裝和布局寄生效應的另一個影響與開關(guān)期間漏源電壓的高壓擺率 dV/dt 相關(guān)。 外部和內(nèi)部柵極電阻以及驅(qū)動器 IC 的大輸出阻抗使 dV/dt 問題變得更糟。

圖6顯示了一個簡化示意圖，用于說明問題和相關(guān)的測量波形。

圖6 Vds 電壓的高 dV/dt 導致 Vgs 電壓處的噪聲尖峰

在 FET 以高 dV/dt 關(guān)閉期間，Cgd 電容的大量充電電流會導致 Rsink 和 Rg 處出現(xiàn)電壓尖峰。 該電壓尖峰可能會將 Vgs 提升到 FET 的開啟閾值之上。 這種效應稱為米勒尖峰，可能會導致 FET 虛假開啟。 圖 6中的波形（40V/ns dV/dt 導致 4V 尖峰）說明了這種情況。 存在多種緩解此問題的方法，包括在關(guān)閉期間使用負偏壓，或使用分離輸出驅(qū)動器或采用額外米勒鉗位電路的驅(qū)動器。 該鉗位電路包括一個直接連接到柵極的附加開關(guān)，以便在米勒尖峰變得過高時將其下拉。

在許多情況下，您必須隔離功率器件的驅(qū)動信號。 隔離的原因包括安全性、電平轉(zhuǎn)換和改進的抗噪性。 因此，相關(guān)絕緣被評為增強型、基本型或功能型。 表 1列出了一些可能的隔離解決方案及其優(yōu)缺點。

表1各種驅(qū)動器隔離技術(shù)的比較

使用非隔離驅(qū)動器 IC 和柵極變壓器的傳統(tǒng)方法體積龐大，并且在頻率和占空比范圍方面受到限制。 結(jié)合數(shù)字隔離器和高壓驅(qū)動器 IC 可提供緊湊、寬帶寬的解決方案，但傳播延遲和 dV/dt 抗擾度并不總是滿足 WBG 器件的要求。 最近，完全隔離的驅(qū)動器 IC 已經(jīng)面世，包括加強絕緣水平。 這些驅(qū)動器最適合快速 WBG FET，因為它們適應較寬的頻率范圍并且沒有占空比限制，以及較短的傳播延遲和較高的指定 dV/dt 抗擾度。

使用體柵極變壓器驅(qū)動 FET 有許多缺點，但這種方法不需要額外的偏置電源。 高壓隔離驅(qū)動器 IC 在驅(qū)動器側(cè)需要一個偏置電源，該偏置電源能夠在軌到軌的高頻共模脈沖下可靠運行。 兩種主要方法是基于自舉二極管（圖 7）或隔離偏置電源（圖 8）。

圖7 基于自舉二極管的偏置電源

圖 8 包括驅(qū)動器 IC 和隔離偏置電源

基于自舉二極管的方法看起來很簡單，但有許多缺點可能會限制其與 WBG FET 的使用：

• 二極管必須具有低 Qrr。

• 當總線電壓等于或高于 600 V 時，可能需要 SiC 或 GaN 二極管。

• 偏置電壓不精確。

• 需要定期對Cboot 電容器進行充電。

• 不能用于多級拓撲，如圖 8 所示。

• 受 dV/dt 限制。

隔離式偏置電源通常更昂貴，但提供的好處抵消了許多應用中的成本。 優(yōu)點包括：

• 始終可用。

• 可用于任何拓撲。

• 穩(wěn)定、準確的偏置電壓。

• 低電容Ciso 通過隔離提供高dV/dt 抗擾度。

圖 9 中顯示的示例說明了以下布局和最佳驅(qū)動規(guī)則，以獲得最佳 WBG FET 開關(guān)性能。 這些規(guī)則對于快速切換 WBG 設(shè)備尤其重要。

• 將驅(qū)動器放在 FET 旁邊。

• 分離噪聲接地，如圖 9 所示。

• 將去耦電容放置在靠近 VDD 和 GND 的位置。

• 使用分離輸出驅(qū)動器來優(yōu)化開啟/關(guān)閉。

• 使用分離軌減輕米勒導通。

• 選擇低寄生元件。

• 盡量減少高 di/dt 環(huán)路。

• 盡量減少高 dv/dt 區(qū)域。

• 盡可能使用寬走線。

• 使用模擬器提取寄生參數(shù)。

圖9WBG 功率 FET 的最佳布局示例

以上是我從電源網(wǎng)會議中學到的東西，會議上大佬都是會只講要點和重點，基本的知識還是需要在會后自己補充。