前言：
前天我根據(jù)ST的Time shift control思想，完成了在模擬環(huán)境中的控制建模，并分析了時域和頻域的性能，并且還思考了一種數(shù)字系統(tǒng)中實現(xiàn)TSC的思路，雖然沒有進(jìn)行實驗測試。
但是經(jīng)過我一段時間的思考，我還是覺得基于ON的FAN7688的諧振電流積分的控制方法可能更容易在數(shù)字系統(tǒng)中來實現(xiàn)。我們先來看這種控制方法的實現(xiàn)原理，圖片來源參考文獻(xiàn)1。
（諧振電流積分波形）
當(dāng)高端開關(guān)開通時，會有電流從電壓源流入諧振腔，諧振電流積分控制就是通過采集在高端開關(guān)開通時流入諧振腔的電流積分信號的峰值對LLC系統(tǒng)進(jìn)行控制?？梢娚蠄D所示，諧振電流經(jīng)過CT在積分器電容Cisc上得到類似于三角波的諧振電流積分波形。當(dāng)這個代表流入進(jìn)諧振腔的電流的信號達(dá)到FB所設(shè)定的值后，就會關(guān)閉高端開關(guān)。然后把高端開關(guān)的開通時間復(fù)制給低端開關(guān)管，并使用低端開關(guān)的驅(qū)動信號關(guān)閉諧振電流的積分器，把它強迫拉低。等待低端開關(guān)關(guān)閉后，高端開關(guān)再次開啟才開始重新對諧振電流進(jìn)行積分，所以是控制了高端開關(guān)開通時流入諧振腔的電流。
（諧振電流積分控制的關(guān)鍵時序波形）
從上圖來看，我們可以看到諧振電流積分頂?shù)絍COMP后高端開關(guān)關(guān)閉，并且最關(guān)鍵的實現(xiàn)是數(shù)字計數(shù)器的方向從向上開始往向下計數(shù)。因為計數(shù)器的時鐘頻率是固定的，所以從計數(shù)器的從最高點進(jìn)行遞減到零肯定與從零遞增到最高點所需的時間是相同的，這樣就實現(xiàn)了高端開關(guān)和低端開關(guān)的開通時間相等。對于這種實現(xiàn)方法，只需用電壓環(huán)的輸出電壓控制諧振電流積分信號的峰值即可，這種控制方法可以很容易的聯(lián)想到傳統(tǒng)PWM控制中的峰值電流模式的實現(xiàn)。
因此從上面的分析我可以提取到一些信息：
-
硬件上需要使用CT和電容來得到諧振電流積分信號，并且用LG信號復(fù)位。
-
VCT信號的加入，在輕負(fù)載工作時能頂替諧振電流峰值信號，提升了系統(tǒng)的穩(wěn)定性，有那么點斜率補償?shù)淖饔谩?/span>
-
電壓外環(huán)的輸出直接控制電流內(nèi)環(huán)信號的峰值，實現(xiàn)逐個周期限制流入諧振腔的電流。
-
電壓環(huán)與諧振電流積分器峰值決定了HG的OFF點，同時還設(shè)置由最低開關(guān)頻率用來關(guān)閉HG。通過改變內(nèi)部數(shù)字計數(shù)器的方向來得到相等的TOFF時間。
那么把這些東西轉(zhuǎn)移到數(shù)字控制系統(tǒng)中實現(xiàn)，如TI的C2000系列會遇到這些問題：
-
VCT如何疊加在Vics上，數(shù)字系統(tǒng)只能采樣比較諧振電流積分信號的峰值，如果外置一個電流源那就太復(fù)雜了。
-
可以使用DSP內(nèi)部的模擬比較器來實現(xiàn)這種控制方法，在DSP中峰值電流模式的控制方法已經(jīng)比較成熟了。
-
目前DSP中EPWM模塊不能實現(xiàn)直接改變計數(shù)器的方向來實現(xiàn)TON=TOFF。
對于這些問題我提出的可能的實現(xiàn)方法是：
1. 在DSP中設(shè)置最低的開關(guān)頻率FMIN，來讓PWM能正常發(fā)波，讓系統(tǒng)工作起來。由于Vics信號在HG信號開通的前期是負(fù)向值，此時讓EPWM模塊設(shè)置的最低開關(guān)頻率來維持PWM波。當(dāng)Vics信號電壓上升到較高點，并能與電壓環(huán)設(shè)置的DAC進(jìn)行比較了，就讓它來決定HG的關(guān)閉時間。
簡單的來說就是先設(shè)置一個諧振變換器的最低開關(guān)頻率FMIN，并設(shè)置EPWM模塊為上下計數(shù)模式，設(shè)置在ZRO置高，PRD拉低HG。在HG開通后，當(dāng)Vics等于電壓環(huán)所設(shè)置的DAC值后，就關(guān)閉HG，可見下圖，實現(xiàn)了電流型控制。
（使用FMIN來配置EPWM）
2. DSP中實現(xiàn)TON = TOFF：在前面我提出了使用DSP內(nèi)部的CMPSS來實現(xiàn)逐個周期對諧振電流積分與電壓環(huán)輸出的DAC設(shè)定值進(jìn)行比較來得到HG的關(guān)閉信號。但是這樣只決定了HG的TON的時間，無法同步把TON = TOFF作用到LG上。
3. 所以我提出想到的一個點子：通過啟用第二個PWM模塊EWPM2來輔助實現(xiàn)TON = TOFF功能，EPWM2的計數(shù)器也配置為UP-DOWN模式，同樣把TBPRD配置為最低開關(guān)頻率FMIN，設(shè)置HG在ZRO開，PRD關(guān)，LG通過死區(qū)互補模塊產(chǎn)生對稱PWM。
同時把Vics和DAC-FB的比較器的輸出用來做逐個周期電流限制，用這個信號來關(guān)閉第二PWM模塊的HG。最關(guān)鍵操作的是第二PWM模塊的輸出不直接作用到開關(guān)管上，而是把EPWM引腳的輸出，直接連接到另外一個GPIO上。這個GPIO在DSP內(nèi)部通過XBAR配置為ECAP功能，啟用ECAP來捕獲第二PWM模塊的輸出PWM信號的脈沖寬度。捕獲完成后再加上死區(qū)時間TDB，在ECAP的中斷里面把計算的周期長度寫入到EPWM1模塊的TBPRD里面。
再設(shè)置EPWM1在ZRO點發(fā)出EPWMSYNCOUT來同步EPWM2模塊的TBPRD，由于都是設(shè)置為UP-DOWN模式，所以僅寫入半個周期長度即可。這樣就可以把EPWM2模塊通過峰值電流模式產(chǎn)生的TON時間寬度捕獲后，再寫入到EPWM1模塊。實現(xiàn)了TON = TOFF在DSP里面的實現(xiàn)，這里的實現(xiàn)確實是非常復(fù)雜，我也想了非常非常久，因為DSP里面確實有非常多的限制，也許我后面研究FPGA在那里面會非常容易來做。
EPWM1模塊僅滯后于諧振電流積分與電壓環(huán)輸出比較值一個開關(guān)周期，這種延遲在數(shù)字系統(tǒng)中可以接受，并且峰值電流內(nèi)環(huán)沒有直接作用到當(dāng)前的PWM，更有利于當(dāng)前直接驅(qū)動功率系統(tǒng)的PWM穩(wěn)定性。
（諧振電流控制和關(guān)鍵時序）
如上圖所見，我描述了諧振電流積分信號的峰值在減少和增大時EPWM模塊的調(diào)節(jié)方法。當(dāng)諧振電流積分信號峰值減少時，在EPWM2上輸出的TON時間長度會減少，被ECAP捕獲到在中斷里面寫入到EPWM1的TBPRD里面，同時設(shè)置EPWM1模塊自動載入新的周期長度TBPRD實現(xiàn)頻率變化，EPWM1的PWM設(shè)置為死區(qū)互補的方式，自動產(chǎn)生TON = TOFF。當(dāng)EPWM1的下降沿計數(shù)器到零后，開始新的PWM周期。在EPWM1新周期開始時，ZRO點發(fā)出對外的EPWMSYNCOUT信號， 來刷新EPWM2的TBPRD，可見EPWM2的下降沿計數(shù)還未到零就被EPWMSYNC強制刷新到從零，開始重新開始新的計數(shù)。當(dāng)諧振電流積分信號增大時，其PWM邏輯同樣能實現(xiàn)變化，同時EPWM2的TBPRD是設(shè)置在FMIN的周期長度，所以只要最低頻率不低于FMIN，這個PWM邏輯都能運行。
(軟件控制架構(gòu))
由于EPWM2和CMPSS共同實現(xiàn)和逐個周期限制諧振電流積分的控制方法，所以電壓環(huán)的控制帶寬就無需非常高了，只需保持在一個正?？刂祁l率即可，有了實時閉環(huán)的峰值電流內(nèi)環(huán)，可以說系統(tǒng)的穩(wěn)定性會非常高。在輕負(fù)載時，可以自動切換到直接頻率控制。當(dāng)負(fù)載較高時，切換到電流模式控制即可，即可解決在輕負(fù)載諧振電流積分信號較弱不易控制的問題。
小結(jié)：
根據(jù)FAN7688的諧振電流積分峰值控制方法，提出了一種在數(shù)字控制系統(tǒng)中實現(xiàn)電流型LLC控制的方法，并提供了PWM時序和軟件控制圖。本人一直在思考如何在數(shù)字系統(tǒng)中實現(xiàn)LLC的電流型控制，這樣對數(shù)字控制的LLC來說將會有非常大的性能提升。
如果各位朋友也有在這個方向研究不妨我們多交流交流，說不定能碰撞出一些花火。就目前2021年1月這個時間節(jié)點，我好像還沒有看到在數(shù)字控制中的實現(xiàn)了對諧振腔電流進(jìn)行控制的LLC控制，所以這還是一個熱門未被突破的新方向，我會持續(xù)保持努力。謝謝觀看，如果有錯誤懇請幫忙指正，謝謝。
參考文獻(xiàn)：
-
FAN7688 數(shù)據(jù)手冊