在電路板設(shè)計(jì)過程中就對電磁干擾進(jìn)行有效的控制，能在最后的設(shè)計(jì)步驟中得到非常令人滿意的效果，并且能節(jié)省大量的調(diào)試時(shí)間。本文將為大家介紹PCB當(dāng)中EMI電路的設(shè)計(jì)，感興趣的朋友快來看一看吧。

IC的電源處理

保證每個(gè)IC的電源PIN都有一個(gè)0.1UF的去耦電容，對于BGA CHIP，要求在BGA的四角分別有0.1UF、0.01UF的電容共8個(gè)。對走線的電源尤其要注意加濾波電容，如VTT等。這不僅對穩(wěn)定性有影響，對EMI也有很大的影響。

時(shí)鐘線的處理

建議先走時(shí)鐘線。

頻率大于等于66M的時(shí)鐘線，每條過孔數(shù)不要超過2個(gè)，平均不得超過1.5個(gè)。

頻率小于66M的時(shí)鐘線，每條過孔數(shù)不要超過3個(gè)，平均不得超過2.5個(gè)2.4）長度超過12inch的時(shí)鐘線，如果頻率大于20M，過孔數(shù)不得超過2個(gè)。

如果時(shí)鐘線有過孔，在過孔的相鄰位置，在第二層（地層）和第三層（電源層）之間加一個(gè)旁路電容，以確保時(shí)鐘線換層后，參考層（相鄰層）的高頻電流的回路連續(xù)。旁路電容所在的電源層必須是過孔穿過的電源層，并盡可能地靠近過孔，旁路電容與過孔的間距最大不超過300MIL。

所有時(shí)鐘線原則上不可以穿島。下面列舉了穿島的四種情形。

跨島出現(xiàn)在電源島與電源島之間。此時(shí)時(shí)鐘線在第四層的背面走線，第三層（電源層）有兩個(gè)電源島，且第四層的走線必須跨過這兩個(gè)島.

跨島出現(xiàn)在電源島與地島之間。此時(shí)時(shí)鐘線在第四層的背面走線，第三層（電源層）的一個(gè)電源島中間有一塊地島，且第四層的走線必須跨過這兩個(gè)島。

跨島出現(xiàn)在地島與地層之間。此時(shí)時(shí)鐘線在第一層走線，第二層（地層）的中間有一塊地島，且第一層的走線必須跨過地島，相當(dāng)于地線被中斷。

時(shí)鐘線下面沒有鋪銅。若條件限制實(shí)在做不到不穿島，保證頻率大于等于66M的時(shí)鐘線不穿島，頻率小于66M的時(shí)鐘線若穿島，必須加一個(gè)去耦電容形成鏡像通路。以圖6.1為例，在兩個(gè)電源島之間并靠近跨島的時(shí)鐘線，放置一個(gè)0.1UF的電容。

當(dāng)面臨兩個(gè)過孔和一次傳導(dǎo)的取舍時(shí)，選一次傳導(dǎo)。

時(shí)鐘線要遠(yuǎn)離I/O一側(cè)板邊500MIL以上，并且不要和I/O線并行走，若實(shí)在做不到，時(shí)鐘線與I/O口線間距要大于50MIL。

時(shí)鐘線走在第四層時(shí)，時(shí)鐘線的參考層（電源平面）應(yīng)盡量為時(shí)鐘供電的那個(gè)電源面上，以其他電源面為參考的時(shí)鐘越少越好，另外，頻率大于等于66M的時(shí)鐘線參考電源面必須為3.3V電源平面。

時(shí)鐘線打線時(shí)線間距要大于25MIL。

時(shí)鐘線打線時(shí)進(jìn)去的線和出去的線應(yīng)該盡量遠(yuǎn)。盡量避免類似圖A和圖C所示的打線方式，若時(shí)鐘線需換層，避免采用圖E的打線方式，采用圖F的打線方式。

時(shí)鐘線連接BGA等器件時(shí)，若時(shí)鐘線換層，盡量避免采用圖G的走線形式,過孔不要在BGA下面走,最好采用圖H的走線形式。

注意各個(gè)時(shí)鐘信號，不要忽略任何一個(gè)時(shí)鐘，包括AUDIO CODEC的AC_BITCLK，尤其注意的是FS3-FS0,雖然說從名稱上看不是時(shí)鐘，但實(shí)際上跑的是時(shí)鐘，要加以注意。

Clock Chip上拉下拉電阻盡量靠近Clock Chip。

I/O口的處理3.1） 各I/O口包括PS/2、USB、LPT、COM、SPEAK OUT、GAME分成一塊地，最左與最右與數(shù)字地相連，寬度不小于200MIL或三個(gè)過孔，其他地方不要與數(shù)字地相連。

若COM2口是插針式的，盡可能靠近I/O地。

I/O電路EMI器件盡量靠近I/O SHIELD。

I/O口處電源層與地層單獨(dú)劃島，且Bottom和TOP層都要鋪地，不許信號穿島（信號線直接拉出PORT，不在I/O PORT中長距離走線）。

幾點(diǎn)說明A.對PCB EMI設(shè)計(jì)規(guī)范，設(shè)計(jì)工程師要嚴(yán)格遵守，EMI工程師有檢查的權(quán)力，違背PCB EMI設(shè)計(jì)規(guī)范而導(dǎo)至EMI測試FAIL，責(zé)任由設(shè)計(jì)工程師承擔(dān)。

EMI工程師對設(shè)計(jì)規(guī)范負(fù)責(zé)，對嚴(yán)格遵守PCB EMI設(shè)計(jì)規(guī)范，但仍然EMI測試FAIL，EMI工程師有責(zé)任給出解決方案，并總結(jié)到PCB EMI設(shè)計(jì)規(guī)范中來。

EMI工程師對每一個(gè)外設(shè)口的EMI測試負(fù)有責(zé)任，不可漏測。

每個(gè)設(shè)計(jì)工程師有對該設(shè)計(jì)規(guī)范作修改的建議權(quán)和質(zhì)疑的權(quán)力。EMI工程師有責(zé)任回答質(zhì)疑，對工程師的建議通過實(shí)驗(yàn)后證實(shí)后加入設(shè)計(jì)規(guī)范。EMI工程師有責(zé)任降低PCB EMI設(shè)計(jì)的成本，減少磁珠的使用個(gè)數(shù)。