1.閂鎖效應(yīng)：原理與本質(zhì)

1.1 定義

閂鎖效應(yīng)是CMOS芯片內(nèi)部寄生可控硅（SCR）結(jié)構(gòu)被意外觸發(fā)，導(dǎo)致電源（VDD）與地（VSS）間形成自維持的低阻抗通路的現(xiàn)象，引發(fā)大電流短路、功能異?；蛴布p毀。

1.2 產(chǎn)生原理

CMOS工藝固有缺陷形成寄生PNP-NPN晶體管，構(gòu)成PNPN四層結(jié)構(gòu)，如下圖所示。正常工作情況下，三極管是截止的，不會(huì)發(fā)生Latch up現(xiàn)象。受到外界來(lái)自電源，I/O，ESD靜電泄放的干擾時(shí)，首先觸發(fā)PNP三極管導(dǎo)通，然后NPN三極管導(dǎo)通。PNP與NPN相互提供基極電流，形成正反饋回路，即使移除觸發(fā)源仍可持續(xù)導(dǎo)通。電流在這個(gè)結(jié)構(gòu)里面不斷放大，最終超過(guò)芯片承受范圍，使得芯片被燒壞。

2.EMC測(cè)試中觸發(fā)閂鎖的高風(fēng)險(xiǎn)項(xiàng)

本文主要針對(duì)的是板級(jí)設(shè)計(jì)工程師而寫的。所以重點(diǎn)是一方面如何避免芯片在應(yīng)用端，也就是PCBA上產(chǎn)生閂鎖效應(yīng)。另一方面在做EMC測(cè)試的時(shí)候，遇到故障后能夠更深入的理解起內(nèi)部機(jī)理是什么。這對(duì)于后續(xù)的解決問(wèn)題，會(huì)提供一定的幫助。至于在芯片端如何提高抗閂鎖效應(yīng)的能力，那是芯片端應(yīng)該考慮的事情。

容易讓芯片發(fā)生閂鎖效應(yīng)的EMC測(cè)試項(xiàng)有且不限于以下幾項(xiàng)：

靜電放電(ESD)： IEC 61000-4-2    

電快速瞬變脈沖群(EFT)：IEC 61000-4-4 

浪涌(Surge)：IEC 61000-4-5

3.發(fā)生閂鎖效應(yīng)的特征

4.板級(jí)設(shè)計(jì)預(yù)防措施

4.1 電源與信號(hào)完整性設(shè)計(jì)

4.2 芯片級(jí)防護(hù)增強(qiáng)

4.3 系統(tǒng)級(jí)防護(hù)

電纜端口：USB/以太網(wǎng)接口加共模扼流圈。

上電時(shí)序控制：確保VDD先于I/O電壓建立（避免上電瞬態(tài)觸發(fā)）。

過(guò)壓保護(hù)電路：電源軌設(shè)置電壓監(jiān)控IC（如TPS3700），超壓時(shí)切斷供電。

以上是今天的內(nèi)容。